| 主权项 |
1.一种矽控整流器,包括: 一第一导电型基底; 二第二导电型深井区,有间距地配置于该第一导电 型基底中; 一闸极,配置于该第一导电型基底上,并位于该些 第二导电型深井区间; 一第一源极/汲极,配置于该些第二导电型深井区 其中之一中,并位于该闸极之一侧; 一第二源极/汲极,配置于该些第二导电型深井区 其中之另一中,并位于该闸极之另一侧; 一第一导电型掺杂区,配置于该第一导电型基底中 ;以及 一第一导电型浮接掺杂区,与该第一源极/汲极相 邻地配置于该些第二导电型深井区之一中,其中当 驱动该矽控整流器时,该第一导电型浮接掺杂区系 处于浮接状态。 2.如申请专利范围第1项所述之矽控整流器,其中该 第一导电型浮接掺杂区为P型浮接掺杂区,该些第 二导电型深井区为N型深井区,该第一导电型基底 为P型基底,且该第一导电型掺杂区为P型掺杂区,而 该第一与第二源极/汲极为掺有N型掺质之源极/汲 极。 3.如申请专利范围第1项所述之矽控整流器,其中该 第一导电型浮接掺杂区为N型浮接掺杂区,该些第 二导电型深井区为P型深井区,该第一导电型基底 为N型基底,且该第一导电型掺杂区为N型掺杂区,而 该第一与第二源极/汲极为掺有P型掺质之源极/汲 极。 4.如申请专利范围第1项所述之矽控整流器,更包括 多数个隔离结构,配置于该些第二导电型深井区与 该闸极以及该第一导电型掺杂区之间。 5.如申请专利范围第1项所述之矽控整流器,更包括 多数个第二导电型掺杂延伸区,配置于该第一导电 型基底中,并与该些第二导电型深井区相邻。 6.如申请专利范围第5项所述之矽控整流器,其中该 第二导电型掺杂延伸区为N型掺杂延伸区。 7.如申请专利范围第5项所述之矽控整流器,其中该 第二导电型掺杂延伸区为P型掺杂延伸区。 8.如申请专利范围第1项所述之矽控整流器,更包括 多数个第一导电型掺杂延伸区,配置于该第一导电 型基底中,并与该些第一导电型掺杂区相邻。 9.如申请专利范围第8项所述之矽控整流器,其中该 第一导电型掺杂延伸区为P型掺杂延伸区。 10.如申请专利范围第8项所述之矽控整流器,其中 该第一导电型掺杂延伸区为N型掺杂延伸区。 图式简单说明: 图1系绘示一般静电放电保护电路的电路配置方块 示意图。 图2系绘示一种HVNMOS电晶体之剖面示意图。 图3系绘示图2之HVNMOS电晶体的电压-电流特性曲线 图。 图4绘示习知具有埋入式矽控整流器之HVNMOS的剖面 示意及其等效电路图。 图5系绘示本发明一较佳实施例的一种矽控整流器 之剖面示意以及等效电路图。 图6系绘示本发明另一实施例的一种矽控整流器之 剖面示意以及等效电路图。 |
