| 主权项 |
1.一种半导体记忆装置,具有包括复数之记忆体单元的单元阵列;各该记忆体单元,包含:第一与第二切换电晶体,以串联方式连接在一般存取用位元线与更新用位元线之间;及资料储存用电容,连接于该第一与第二切换电晶体的连接点;该第一与第二切换电晶体的控制端子,分别与一般存取用字线与更新用字线相连接;该半导体记忆装置的构成为:对于从半导体记忆装置的外部输入至该半导体记忆装置的位址端子之写入位址,至少延迟一个写入周期量,而进行朝依该写入位址所选择的记忆体单元写入之延迟写入构成;更具备:更新用感测放大器,连接至该更新用位元线;判定电路,比较判定更新位址与至少一个写入周期前从外部输入至该位址端子之写入位址的行位址是否一致;控制部,当从该判定电路检测出该更新位址与写入位址的行位址为不一致时,启动该写入位址所选择的该一般存取用字线,开启与一般存取用字线连接的记忆体单元的该第一切换电晶体,且从该一般存取用位元线将资料写入该电容之写入动作,并启动该更新位址所选择的该更新用字线,开启与该更新用字线连接的记忆体单元的该第二切换电晶体,且利用与该更新用位元线连接的更新用感测放大器读出单元资料,藉由该更新用的位元线写回之更新动作,使该二动作在同一周期同时进行之控制;当从该判定电路检测出该更新位址与写入位址的行位址为一致时,抑制该更新动作,进行写入动作的控制。2.如申请专利范围第1项之半导体记忆装置,其中,该判定电路之构成,系在进行对该单元阵列之写入动作周期开始前的时点,比较判定该更新位址与写入位址的行位址是否一致。3.如申请专利范围第1项之半导体记忆装置,更具备:写入位址保持电路,保持该从外部所输入之写入位址,延迟该延迟写入所规定之既定数目之写入周期量而后输出;选择电路,输入指示读出/写入动作之控制信号作为选择控制信号,输入该从外部输入之位址与该从写入位址保持电路输出之位址,该控制信号表示读出时,选择该从外部输入之位址,该控制信号表示写入时,选择该从写入位址保持电路输出之位址;其中,从该选择电路输出之位址供给予位址解码器;更具备:一致检测电路,保持于该写入位址保持电路,将其延迟该既定数目之写入周期量后输出前的时点的写入位址的行位址与该更新位址是否一致的比较判定;其中,在对该单元阵列朝写入位址所选择的记忆体单元进行写入动作开始前的时点,进行对该写入位址的行位址与该更新位址是否一致的判定。4.如申请专利范围第1项之半导体记忆装置,更具备:写入位址保持电路,保持该从外部输入之写入位址,延迟该延迟写入所规定之既定数目之写入周期量后输出;选择电路,输入指示读出/写入动作之控制信号作为选择控制信号,输入该从外部输入之位址与该从写入位址保持电路输出之位址,该控制信号表示读出时,选择该从外部输入之位址,该控制信号表示写入时,选择该从写入位址保持电路输出之位址;其中,将该从选择电路输出的行位址,供给予选择一般存取用字线的X解码器;更具备:一致检测电路,比较判定从该选择电路输出的行位址与该更新位址是否一致。5.如申请专利范围第1项之半导体记忆装置,更具备:写入位址保持电路,保持该从外部输入之写入位址,延迟该延迟写入所规定之既定数目之写入周期量后输出;第1选择电路,输入指示读出/写入动作之控制信号作为选择控制信号,输入该从外部输入之位址与该从写入位址保持电路输出之位址,该控制信号表示读出时,选择该从外部输入之位址,该控制信号表示写入时,选择该从写入位址保持电路输出之位址;其中,将该从选择电路输出的行位址,供给予选择一般存取用字线的X解码器;更具备:第1一致检测电路,比较判定该从选择电路输出的行位址与该更新位址是否一致;第2一致检测电路,比较判定被保持于写入位址保持电路且延迟该既定数目之写入周期量后输出前的时点的写入位址的行位址与该更新位址是否一致;及第2选择电路,输入指示读出/写入的控制信号作为选择控制信号,输入该第1与第2一致检测电路的输出信号,该控制信号为读出时,选择该第1一致检测电路的输出信号,该控制信号为写入时,选择该第2一致检测电路的输出信号;其中,使用该第2选择电路的输出信号作为该该判定电路的判定结果。6.如申请专利范围第1项之半导体记忆装置,更具备:控制电路,输入该判定电路的判定结果,于该写入位址的行位址与该更新位址中至少有一个位元不一致的情况,将控制更新动作的更新控制信号启动,控制使该更新位址所选择的该更新用字线的更新动作与朝该写入位址所选择的记忆体单元的写入动作于同一周期同时进行;而于该写入位址的行位址与该更新位址的位元完全一致的情况,控制使该更新控制信号不启动,不进行更新动作,只进行朝该写入位址所选择的记忆体单元的写入动作。7.如申请专利范围第3项之半导体记忆装置,更具备:至少一第3一致检测电路,比较判定在从该写入位址保持电路输出前的阶段,比较判定保持于该写入位址保持电路之写入位址与从外部输入的位址是否一致;以及,控制电路,于该写入位址与从外部输入的读出位址一致的情况,控制使对应该写入位址的写入资料,于延迟写入所规定的期间,保持于资料保持电路,作为读出资料,输出予资料输出端子。8.如申请专利范围第1项之半导体记忆装置,于同一晶片上更具备:计时器,产生规定更新周期的触发信号;及更新位址产生电路,依照该从计时器的触发信号,产生更新位址;其中,该半导体记忆装置之介面,系可与时序同步型静态随机存取记忆体的介面互换。9.如申请专利范围第1项之半导体记忆装置,更具备:第一X解码器,解码该从外部输入之位址的行位址;第二X解码器,解码该更新位址;第一感测放大器,作为一般存取用;第二感测放大器,构成该更新用的感测放大器;其中,该一般存取用字线与该第一X解码器连接,该更新用字线与该第二X解码器连接,该第一与第二X解码器,隔着该单元阵列相对向配置,该一般存取用位元线与该第一感测放大器连接,该更新用位元线与该第二感测放大器连接,该第一与第二感测放大器,隔着该单元阵列相对向配置。10.一种半导体记忆装置,具备:复数记忆体单元的单元阵列;第一X解码器,解码该从外部输入之位址的行位址;第二X解码器,解码该更新位址;第一感测放大器,作为一般存取用;第二感测放大器,作为该更新用;计时器,产生规定更新周期的触发信号;及更新位址产生电路,依照该从计时器的触发信号,产生更新位址;该记忆体单元包含:第一与第二切换电晶体,以串联形态连接于相邻的第一与第二位元线间;以及资料储存用电容,连接于该第一与第二切换电晶体的连接点;其中,该第一切换电晶体的控制端子与第一字线连接,以控制其开启与不开启(OnOFF);该第二切换电晶体的控制端子与第一字线相邻的第二字线连接,以控制其开启与不开启(OnOFF);该第一字线与该第一X解码器连接,该第二字线与该第二X解码器连接,该第一与第二X解码器,隔着该单元阵列相对向配置,该第一位元线与该第一感测放大器连接,该第二位元线与该第二感测放大器连接,该第一与第二感测放大器,隔着该单元阵列相对向配置;再者,该半导体记忆装置,更具备:一致检测电路,比较判定从该更新位址产生电路的更新位址,与从外部输入延迟相当于预定既定数目的写入周期的写入位址的行位址是否一致;控制部,于该一致检测电路的判定结果不一致的情况,启动以该第一X解码器解码该写入位址的行位址的结果所选择的该第一字线,使与该第一字线连接的记忆体单元的第一切换电晶体开启,进行朝该写入位址所选择记忆体单元的资料写入的写入动作,以及,启动以该第二X解码器解码该更新位址的结果所选择的该第二字线,对与该第二字线连接的记忆体单元关于该第二感测放大器的更新动作,使该二动作于同一周期同时进行;而于该一致检测电路的判定结果一致的情况,抑制该更新动作,启动藉由该第一X解码器的解码所选择的该第一字线,进行朝该写入位址所选择的记忆体单元的写入动作。11.如申请专利范围第10项之半导体记忆装置,更具备:输入缓冲器,输入从外部输入的位址信号的行位址;第一闩锁电路,在内部时钟信号,取样该输入缓冲器的输出信号;第二闩锁电路,在内部时钟信号,取样该从更新位址产生电路输出之更新位址;写入位址保持电路,依照写入周期时被启动的写入控制用时钟信号,闩锁输入端子的信号,从输出端子输出之闩锁电路以复数段串联的形态连接所构成,最前段的该闩锁电路,系从输入端子输入该第一闩锁电路的输出信号,最后段的闩锁电路,从输出端子将该第一闩锁电路的输出信号延迟该既定数目的写入周期量后输出;选择电路,输入该从第一闩锁电路的输出信号以及该写入位址保持电路的输出信号,且输入指示读出/写入的控制信号作为选择控制信号,该控制信号为读出时,选择该从第一闩锁电路的输出信号,该控制信号为写入时,选择该写入位址保持电路的输出信号;一致检测电路,比较判定该选择电路的输出信号与该第二闩锁电路的输出信号是否一致。12.如申请专利范围第10项之半导体记忆装置,更具备:输入缓冲器,输入从外部输入的位址信号的行位址;第一闩锁电路,在内部时钟信号,取样该输入缓冲器的输出信号;第二闩锁电路,在内部时钟信号,取样该从更新位址产生电路输出之更新位址;写入位址保持电路,依照写入周期时被启动的写入控制用时钟信号,闩锁输入端子的信号,从输出端子输出之闩锁电路以复数段串联的形态连接所构成,最前段的该闩锁电路,系从输入端子输入该第一闩锁电路的输出信号,最后段的闩锁电路,从输出端子将该第一闩锁电路的输出信号延迟该既定数目的写入周期量后输出;选择电路,输入指示读出/写入的控制信号作为选择控制信号,且输入该从第一闩锁电路的输出信号以及该写入位址保持电路的输出信号,该控制信号为读出时,选择该从第一闩锁电路的输出信号,该控制信号为写入时,选择该写入位址保持电路的输出信号;一致检测电路,比较判定该写入位址保持电路的该最后段闩锁电路的前段闩锁电路的输出信号与该第二闩锁电路的输出信号是否一致。13.如申请专利范围第10项之半导体记忆装置,更具备:输入缓冲器,输入从外部输入的位址信号的行位址;第一闩锁电路,在内部时钟信号,取样该输入缓冲器的输出信号;写入位址保持电路,依照写入周期时被启动的写入控制用时钟信号,闩锁输入端子的信号,从输出端子输出之闩锁电路以复数段串联的形态连接所构成,最前段的该闩锁电路,系从输入端子输入该第一闩锁电路的输出信号,最后段的闩锁电路,从输出端子将该第一闩锁电路的输出信号延迟该既定数目的写入周期量后输出;第一选择电路,输入指示读出/写入的控制信号作为选择控制信号,且输入该从第一闩锁电路的输出信号以及该写入位址保持电路的输出信号,该控制信号为读出时,选择该从第一闩锁电路的输出信号,该控制信号为写入时,选择该写入位址保持电路的输出信号;第1一致检测电路,比较判定从外部输入的行位址与该从更新位址产生电路输出的更新位址是否一致;第2一致检测电路,比较判定该写入位址保持电路的该最后段闩锁电路的前段闩锁电路的输出信号与该更新位址是否一致;第二选择电路,输入指示读出/写入的控制信号作为选择控制信号,且输入第1与第2一致检测电路的输出信号,该控制信号为读出时,选择该第1一致检测电路的输出信号,该控制信号为写入时,选择该第2一致检测电路的输出信号。14.如申请专利范围第11项之半导体记忆装置,其中,该写入位址保持电路,系在该写入控制用时钟信号的下降边缘与上升边缘分别取样资料的一对闩锁电路以串联形态连接而构成的组,依对应于该既定数目的写入周期量之组数,以串联形态连接所构成者。15.如申请专利范围第11项之半导体记忆装置,更具备:资料保持电路,用以保持写入资料;至少一个一致检测电路,比较判定该写入位址保持电路的该最后段之前段闩锁电路的输出信号与从外部输入的位址是否一致;控制电路,在该写入位址与从外部输入的读出位址一致的情况,控制使对应于该写入位址,而于延迟写入所规定的期间内保持于该资料保持电路的写入资料,予以输出到资料输出端子,作为读出资料。16.如申请专利范围第11项之半导体记忆装置,其中,分别使用晶片起动信号(chip enable signal)作为该内部时钟信号,以及使用写入起动信号(write enablesignal)作为该写入控制用时钟信号。17.如申请专利范围第16项之半导体记忆装置,其中,该写入位址保持电路,系使从外部输入的位址延迟1个写入周期。18.如申请专利范围第10项之半导体记忆装置,其中,其介面系可与时序同步型SRAM(静态随机存取记忆体)的介面互换。19.一种半导体记忆装置,具有可与延迟写入规格的SRAM互换之介面,该半导体记忆装置具备:单元阵列,包含复数个2埠DRAM(动态随机存取记忆体)单元;比较电路,比较从更新位址产生电路输出的更新位址与延迟了相当于该延迟规格所规定的写入周期后的写入位址;控制部,当该比较电路的比较结果显示该更新位址与该写入位址一致时,控制使更新动作停止。20.如申请专利范围第1项之半导体记忆装置,更具备:一般存取用感测放大器,与一般存取用位元线连接;控制电路,在该一般存取和该更新于同一周期进行时,控制使该更新用感测放大器与该一般存取用感测放大器同时开始启动。21.如申请专利范围第10项之半导体记忆装置,更具备:控制电路,在该第一感测放大器与该第二感测放大器于同一周期启动时,控制使该第一感测放大器与该第二感测放大器的启动同时开始。22.一种半导体记忆装置,具备读出/写入位址输入埠与更新位址输入埠,且具备:记忆体单元阵列,对于从该读出/写入位址输入埠输入的位址所指定的记忆体单元的读出/写入的存取,以及与该读出/写入存取同步且从该更新位址输入埠输入的位址所指定的记忆体单元的更新,两者同时进行;位址保持电路以及资料保持电路,保持从半导体装置外部输入至位址端子与资料端子之位址与资料;第一判定电路,比较判定保持于该位址保持电路的行位址与从更新位址输入埠输入的更新位址是否一致;第二判定电路,比较判定保持于该位址保持电路的行位址与从外部输入的读出位址是否一致;第一控制电路,在该第一判定电路判定不一致的情况,施行控制,以进行如下动作:对于从该读出/写入位址输入埠输入至该记忆体单元阵列且保持于该位址保持电路的位址所指定的记忆体单元,将保持于该资料保持电路的资料写入的写入动作,及与该写入动作同时且与该写入动作同步进行对该更新位址的更新动作;而在该第一判定电路判定一致的情况,则进行控制以抑制该更新动作与进行该写入动作;第二控制电路,进行如下控制:在该第二判定电路判定不一致的情况,将保持于该位址保持电路的位址从该读出/写入位址输入埠输入,从该位址指定的记忆体单元读出资料,从该资料端子朝外部输出之控制;而在该第二判定电路判定一致的情况,取代该记忆体单元阵列,从该资料保持电路读出资料,而由该资料端子朝外部输出。23.如申请专利范围第5项之半导体记忆装置,具备:至少一个第3一致检测电路,在从该写入位址保持电路输出前的阶段,比较判定被保持于该写入位址保持电路的写入位址,与从外部输入的位址是否一致;控制电路,在该写入位址与从外部输入的读出位址一致的情况,控制使对应该写入位址的写入资料,在延迟写入所规定的期间,被保持于资料保持电路,作为读出资料输出予资料输出端子。24.如申请专利范围第12项之半导体记忆装置,其中,该写入位址保持电路,系在该写入控制用时钟信号的下降边缘与上升边缘分别取样资料的一对闩锁电路以串联形态连接而构成的组,依对应于该既定数目的写入周期量之组数,以串联形态连接所构成。25.如申请专利范围第13项之半导体记忆装置,其中,该写入位址保持电路,系在该写入控制用时钟信号的下降边缘与上升边缘分别取样资料的一对闩锁电路以串联形态连接而构成的组,依对应于该既定数目的写入周期量之组数,以串联形态连接所构成。26.如申请专利范围第19项之半导体记忆装置,其介面系可与ZBT(Zero Bus Turnaround;零滙流排周转)规格的SRAM(静态随机存取记忆体)的介面互换。27.一种半导体记忆装置的控制方法,该半导体记忆装置包含具备复数之记忆体单元的单元阵列;该记忆体单元,包含:第一与第二切换电晶体,以串联方式连接于一般存取用位元线与更新用位元线之间;及资料储存用电容,连接于该第一与第二切换电晶体的连接点;该半导体记忆装置的构成为:该第一与第二切换电晶体的控制端子,分别与一般存取用字线与更新用字线连接;相对于从半导体记忆装置外部输入至该半导体记忆装置的位址端子之写入位址,至少延迟一个写入周期量,而进行朝该写入位址所选择的记忆体单元写入之延迟写入;该导体记忆装置的控制方法,包含以下步骤:比较判定步骤,比较判定所产生的更新位址与至少一个写入周期前从外部输入至该位址端子之写入位址是否一致;控制步骤,当判定该更新位址与写入位址的行位址为不一致时,施行控制以在同一周期同时进行以下二处理:启动该写入位址所选择的该一般存取用字线,开启与一般存取用字线连接的记忆体单元的该第一切换电晶体,且从该一般存取用位元线将资料写入该电容之写入处理;及启动该更新位址所选择的该更新用字线,开启与该更新用字线连接的记忆体单元的该第二切换电晶体,且利用与该更新用位元线连接的更新用感测放大器读出单元资料,藉由该更新用的位元线写回之更新处理;又当判定该更新位址与写入位址的行位址为一致时,则施行控制以抑制该更新处理,而进行写入处理。28.如申请专利范围第27项之半导体记忆装置的控制方法,其中,在进行对该单元阵列的写入动作之周期开始前的时点,执行比较判定该更新位址与该写入位址是否一致的步骤。29.一种半导体记忆装置的控制方法,该半导体记忆装置具备复数之需更新的记忆体单元的单元阵列,及分别保持从半导体装置外部输入至位址端子与资料端子之位址与资料的位址保持电路和资料保持电路;该导体记忆装置的控制方法,包含以下步骤:将从外部输入的位址与资料分别记忆于该位址保持电路以及资料保持电路的步骤;比较被保持于该位址保持电路的写入位址的行位址与更新位址,于不一致的情况,将被保持于该资料保持电路的资料写入该单元阵列之写入动作,与该单元阵列的更新动作同时进行,于一致的情况,抑制更新动作,而进行该写入动作的步骤;比较被保持于该位址保持电路的写入位址与从外部输入的读出位址,于不一致的情况,从该单元阵列读出资料,并由该资料端子输出;而于一致的情况,读出被保持于该资料保持电路的资料,从该资料输出端子输出的步骤。30.如申请专利范围第29项之半导体记忆装置的控制方法,其中,比较从外部输入的读出位址与更新位址,于不一致的情况,从该读出位址所选择的单元阵列读出资料的同时,进行更新位址所选择的单元阵列的更新动作;于一致的情况,抑制更新动作,进行从该读出位址所选择的单元阵列的资料读出。图式简单说明:图1表示本发明的一实施例的半导体记忆装置的单元阵列以及整体的构成。图2表示本发明的一实施例的暂存器(REGX)的构成的一例。图3表示本发明的一实施例的暂存器(REGY)的构成的一例。图4表示为说明本发明的一实施例的动作的时序波形图。图5表示本发明的一实施例的暂存器(REGX)的另一构成的一例。图6表示本发明的一实施例的更新控制电路的构成的一例。图7表示为说明本发明的一实施例的更新控制电路的动作之时序图。图8表示本发明的一实施例的暂存器(REGX)的再另一构成的一例。图9表示为说明适用本发明之ZBT的动作。图10表示本发明的一实施例的暂存器(REGX)的再另一构成的一例。图11表示习知DRAM单元构成的一例。 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