| 主权项 |
1.一种半导体记忆装置,包含: 一半导体区,其具有一第一导电率型式; 一可电气编程可抹除记忆体单元电晶体之源极与 汲极区,系提供于半导体区内,其具有一第二导电 率型式; 一闸极绝缘膜结构,系提供于源极与汲极区之间之 半导体区上,闸极绝缘膜结构系由一第一绝缘膜、 一电荷积聚层及一第二绝缘膜构成,电荷积聚层则 由一选自一氮化矽膜、一氮氧化矽膜、一氧化铝 膜及诸膜之堆叠式膜之材料构成; 一控制闸极,系提供于第二绝缘膜上; 一闸极侧壁,系提供于控制闸极之一侧上,其厚度 较薄于控制闸极中央区域内之第二绝缘膜者; 一第三绝缘膜,系提供于控制闸极上方;及 一第四绝缘膜,系提供用于覆盖闸极侧壁与第三绝 缘膜。 2.如申请专利范围第1项之半导体记忆装置,其中第 四绝缘膜与电荷积聚层之间之一距离较小于一段 闸极侧壁内之闸极中央下方之第二绝缘膜之厚度 。 3.如申请专利范围第1项之半导体记忆装置,其中第 一绝缘膜系由一选自一氧化矽膜与氧成分较大于 电荷积聚层者之该氮氧化矽膜之材料构成。 4.如申请专利范围第1项之半导体记忆装置,其中第 二绝缘膜系由一选自该氧化矽膜、氧成分较大于 电荷积聚层者之该氮氧化矽膜、一氧化铝膜、一 ZrSiO膜、一HfSiO膜、一HfSiON膜、一ZrSiON膜、及诸膜 之堆叠式膜之材料构成。 5.如申请专利范围第1项之半导体记忆装置,其中闸 极侧壁系由一选自该氧化矽膜与该氮氧化矽膜之 材料构成,且闸极侧壁之氧成分较大于电荷积聚层 者。 6.如申请专利范围第1项之半导体记忆装置,其中闸 极侧壁系由一选自该氧化矽膜与氧成分较大于电 荷积聚层者之该氮氧化矽膜之材料构成,及第四绝 缘膜系由一选自氧成分较大于电荷积聚层者之该 氮氧化矽膜、该氮化矽膜、及该氧化铝膜之材料 构成。 7.如申请专利范围第1项之半导体记忆装置,其中一 选自利用电浆CVD沉积之该氮化矽膜、含有超过11 020cm-3之硼与磷其中一者之矽酸盐玻璃、及由环戊 矽烷或聚矽氮烷其中一者构成之无机玻璃之材料 系提供于第四绝缘膜上方。 8.如申请专利范围第1项之半导体记忆装置,其中闸 极侧壁之厚度系在0.6 nm至6 nm范围内。 9.如申请专利范围第1项之半导体记忆装置,其中控 制闸极之一长度不大于0.2m。 10.如申请专利范围第1项之半导体记忆装置,其中 第四绝缘膜连续地形成于相邻记忆体单元之闸极 之间。 11.如申请专利范围第4项之半导体记忆装置,其中 第三绝缘膜系由一选自该氧化矽膜与氧成分较大 于电荷积聚层者之该氮氧化矽膜之材料构成,及第 四绝缘膜系由一选自氧成分较大于电荷积聚层者 之该氮氧化矽膜、该氮化矽膜、及该氧化铝膜之 材料构成。 12.如申请专利范围第11项之半导体记忆装置,其中 第四绝缘膜与电荷积聚层之间之该距离较小于该 段闸极侧壁内之闸极中央下方之第二绝缘膜之厚 度。 13.如申请专利范围第11项之半导体记忆装置,其中 一选自利用电浆CVD沉积之该氮化矽膜、含有超过1 1020cm-3之硼与磷其中一者之矽酸盐玻璃、及由环 戊矽烷或聚矽氮烷其中一者构成之无机玻璃之材 料系提供于第四绝缘膜上方。 14.如申请专利范围第11项之半导体记忆装置,其中 闸极侧壁之厚度系在0.6 nm至6 nm范围内。 15.如申请专利范围第11项之半导体记忆装置,其中 第四绝缘膜连续地形成于相邻记忆体单元之闸极 之间。 16.一种半导体记忆装置,包含: 一半导体区,其具有一第一导电率型式; 一可电气编程可抹除记忆体单元电晶体之源极与 汲极区,系提供于半导体区内,其具有一第二导电 率型式; 一闸极绝缘膜结构,系提供于半导体区内之源极与 汲极区之间之至少一通道区上方,闸极绝缘膜结构 系由一第一绝缘膜、一电荷积聚层及一第二绝缘 膜构成,电荷积聚层则由一选自一氮化矽膜、一氮 氧化矽膜、一氧化铝膜及诸膜之堆叠式膜之材料 构成; 一控制闸极,系提供于第二绝缘膜上; 一闸极侧壁,系提供于控制闸极之一侧上,其厚度 较薄于控制闸极中央区域内之第二绝缘膜者; 一第三绝缘膜,系提供于控制闸极上方; 一第四绝缘膜,系提供用于连续地覆盖相邻单元电 晶体之各控制闸极之间之一区域; 一第五绝缘膜,其覆盖第四绝缘膜, 其中第五绝缘膜与电荷积聚层之间之一距离较大 于控制闸极中央内之第二绝缘膜之厚度。 17.如申请专利范围第16项之半导体记忆装置,其中 第一绝缘膜系由一选自一氧化矽膜与氧成分较大 于电荷积聚层者之该氮氧化矽膜之材料构成。 18.如申请专利范围第16项之半导体记忆装置,其中 第二绝缘膜系由一选自该氧化矽膜、氧成分较大 于电荷积聚层者之该氮氧化矽膜、一氧化铝膜、 一ZrSiO膜、一HfSiO膜、一HfSiON膜、一ZrSiON膜、及诸 膜之堆叠式膜之材料构成。 19.如申请专利范围第16项之半导体记忆装置,其中 闸极侧壁系由一选自该氧化矽膜与该氮氧化矽膜 之材料构成,且闸极侧壁之氧成分较大于电荷积聚 层者。 20.如申请专利范围第16项之半导体记忆装置,其中 第四绝缘膜系由氧化矽膜构成,及第五绝缘膜系由 一选自氧成分较大于电荷积聚层者之该氮氧化矽 膜、该氮化矽膜、及该氧化铝膜之材料构成。 21.如申请专利范围第20项之半导体记忆装置,其中 一选自利用电浆CVD沉积之该氮化矽膜、含有超过1 1020cm-3之硼与磷其中一者之矽酸盐玻璃、及由环 戊矽烷或聚矽氮烷其中一者构成之无机玻璃之材 料系提供于第五绝缘膜上方。 22.如申请专利范围第16项之半导体记忆装置,其中 闸极侧壁之厚度系在0.6 nm至6 nm范围内。 23.如申请专利范围第16项之半导体记忆装置,其中 控制闸极之长度不大于0.2m。 24.如申请专利范围第16项之半导体记忆装置,其中 位于相邻记忆体单元之闸极之间之第二绝缘膜、 第一绝缘膜及电荷积聚层系去除,而以一隔离绝缘 膜嵌埋之。 25.如申请专利范围第19项之半导体记忆装置,其中 第四绝缘膜系由一选自该氧化矽膜与氧成分较大 于电荷积聚层者之该氮氧化矽膜之材料构成,及第 五绝缘膜系由一选自氧成分较大于电荷积聚层者 之该氮氧化矽膜、该氮化矽膜及该氧化铝膜之材 料构成。 26.如申请专利范围第25项之半导体记忆装置,其中 一选自利用电浆CVD沉积之该氮化矽膜、含有超过1 1020 cm-3之硼与磷其中一者之矽酸盐玻璃、及由环 戊矽烷或聚矽氮烷其中一者构成之无机玻璃之材 料系提供于第四绝缘膜上方。 27.如申请专利范围第25项之半导体记忆装置,其中 闸极侧壁之厚度系在0.6 nm至6 nm范围内。 图式简单说明: 图1系一截面图,揭示第一实施例使用于一NAND型 EEPROM内之MONOS记忆体单元之闸极结构; 图2系一截面图,揭示一用于周边电路之MISFET之闸 极结构,其形成于图1所示单元电晶体之同一半导 体基板上,且MISFET与单元电晶体之闸极系一并处理 ; 图3一特征图,揭示在一闸极长度上之抹除临限値 与图1所示单元电晶体之侧壁厚度参数之依存性; 图4一特征图,揭示在一编程临限値上之闸极长度 与图1所示单元电晶体之侧壁厚度参数之依存性; 图5A系一截面图,揭示一电晶体模型,用于阐释写入 临限値随着图1之单元电晶体之闸极长度缩短而减 小之现象,及图5B系一视图,简示一沿着VB-VB线之电 位分布; 图6系一截面图,揭示第二实施例形成于同一半导 体基板上之MONOS记忆体内之单元区域之单元电晶 体之闸极结构; 图7系一截面图,揭示一用于周边电路之MISFET之闸 极结构,其形成于图6所示单元电晶体之同一半导 体基板上,且MISFET与单元电晶体之闸极系一并处理 ; 图8系一截面图,揭示第三实施例之一状态结构,其 中二相邻单元电晶体之各闸极连接于MONOS记忆体 之单元区域内之一资料控制线; 图9系一截面图,揭示一结构,其中一图案系以直角 相交于图8所示图案之方向通过闸极;及 图10A、10B系一截面图,揭示一习知MONOS记忆体之制 造过程中一周边电路之记忆体单元区内之单元电 晶体及MISFET之闸极结构实例。 |
