| 主权项 |
1.一用于积体电路(IC)之静电放电(ESD)保护电路,包含:一RC模组,包含一电阻串连一电容;以及一电流消散模组,用以消散静电放电;其中该电容系由一电晶体之厚本体闸氧化层组成,以及其中该厚本体闸氧化层本身可避免产生漏电流,进而防止该积体电路在正常工作时由该电流消散模组产生漏电流。2.如申请专利范围第1项所述之用于积体电路之静电放电保护电路,其中该电流消散模组系一N通道金氧半导体(NMOS)电晶体,连接于该积体电路之一垫层(pad)与一地线(grouding line)之间。3.如申请专利范围第1项所述之用于积体电路之静电放电保护电路,更进一步包含一控制模组,连接于该RC模组与该电流消散模组之间,用以控制该电流消散模组。4.如申请专利范围第3项所述之用于积体电路之静电放电保护电路,其中该控制模组系为一反向器。5.如申请专利范围第3项所述之用于积体电路之静电放电保护电路,其中该控制模组系为一N通道金氧半导体电晶体。6.如申请专利范围第1项所述之用于积体电路之静电放电保护电路,其中该积体电路的一标准电晶体中,非用作电容的一闸氧化层的厚度,不超过60埃(angstroms)。7.如申请专利范围第1项所述之用于积体电路之静电放电保护电路,其中组成该电容的电晶体的一临界电压値趋近于零。8.一用于积体电路之静电放电保护电路,包含:一RC模组,包含一电阻串连一电容;一控制模组,耦合于该RC模组;以及一电流消散模组,受到该控制模组的控制,用以消散该静电放电;其中:该电容系由一具有趋近于零之临界电压的电晶体中的厚本体闸氧化层组成;以及该厚本体闸氧化层本身可避免产生漏电流,进而防止该积体电路在正常工作时由该电流消散模组产生漏电流。9.如申请专利范围第8项所述之用于积体电路之静电放电保护电路,其中该电流消散模组系一N通道金氧半导体电晶体,连接于该积体电路之一垫层与一地线之间。10.如申请专利范围第8项所述之用于积体电路之静电放电保护电路,其中该控制模组系为一反向器。11.如申请专利范围第8项所述之用于积体电路之静电放电保护电路,其中该控制模组系为一N通道金氧半导体电晶体。12.如申请专利范围第8项所述之用于积体电路之静电放电保护电路,其中该积体电路的一标准电晶体中,非用作电容的一闸氧化层的厚度,不超过60埃(angstroms)。13.一用于积体电路之静电放电保护电路,包含:一RC模组,包含一电阻串连一电容;一反向模组,包含一输入端耦合于该电容与该电阻间之一连接点;以及一电流消散模组,至少包含一电晶体,用以消散静电放电,其中该电晶体的闸极系由该反向模组的一输出端所控制;其中:该电容系由一具有趋近于零之临界电压的电晶体中的厚本体闸氧化层组成;以及该厚本体闸氧化层本身可避免产生漏电流,进而防止该积体电路在正常工作时由该电流消散模组产生漏电流。14.如申请专利范围第13项所述之用于积体电路之静电放电保护电路,其中该电流消散模组系至少一N通道金氧半导体电晶体,连接于该积体电路之一垫层与一地线之间。15.如申请专利范围第13项所述之用于积体电路之静电放电保护电路,其中该积体电路的一标准电晶体中,非用作电容的一闸氧化层的厚度,不超过60埃(angstroms)。图式简单说明:第1图系为本发明之包含NMOSFET电容的积体电路中的静电放电保护电路的电路图;第2图系为本发明之氧化层特性表;第3图系为本发明之NMOSFET电容;第4图系为本发明之各种氧化层之电容特征曲线图。 |
