| 主权项 |
1.一种半导体装置,具备有第1半导体元件,和与上述第1半导体元件相同通道型之第2半导体元件;其特征是:上述第1半导体元件具备有:第1活性区域,被设在半导体基板上;第1闸极电极,经由第1闸极绝缘膜被设在上述第1活性区域上;一对之第1杂质扩散区域,在上述第1活性区域,被设置成包夹上述第1闸极电极,具有与上述第1活性区域之导电型相同之导电型;第2杂质扩散区域,在上述各个之第1杂质扩散区域内,被设在比上述第1杂质扩散区域之扩散深度浅之区域,具有与上述第1杂质扩散区域相同之导电型;第3杂质扩散区域,在上述各个之第2杂质扩散区域内,被设在比上述第2杂质扩散区域之扩散深度浅之区域,具有与上述第2杂质扩散区域不同之导电型;和第4杂质扩散区域,在上述各个之第3杂质扩散区域内,被设在比上述第3杂质扩散区域之扩散深度浅之区域,具有与上述第5杂质扩散区域相同之导电型;上述第2半导体元件具备有:与上述第1活性区域相同导电型之第2活性区域,被设在半导体基板;第2闸极电极,经由第2闸极绝缘膜被设在上述第2活性区域之上;一对之第5杂质扩散区域,形成与上述第1杂质扩散区域对应,具有与上述第1杂质扩散区域相同之导电型;第6杂质扩散区域,形成与上述第3杂质扩散区域对应,具有与上述第3杂质扩散区域相同之导电型;和第7杂质扩散区域,形成与上述第4杂质扩散区域对应,具有与上述第4杂质扩散区域相同之导电型;其中上述第1半导体元件用来构成记忆单元区域所使用之电晶体;上述第2半导体元件用来构成周边电路区域所使用之电晶体;上述第1半导体元件之上述第1杂质扩散区域和上述第2杂质扩散区域之第1总杂质浓度,被设置成为高于上述第2半导体元件之第5杂质扩散区域之第2总杂质浓度。2.如申请专利范围第1项之半导体装置,其中由上述第1闸极电极之下方之上述第1活性区域所构成之通道区域之幅度为1m以下,由上述第2闸极电极之下方之上述第1活性区域构成之通道区域之幅度为1m以上。3.一种半导体装置,具备有第1半导体元件,和与上述第1半导体元件相同通道型之第2半导体元件;其特征是:上述第1半导体元件具备有:第1活性区域,被设在半导体基板;第1闸极电极,经由第1闸极绝缘膜被设在上述第1活性区域之上;一对之第1杂质扩散区域,在上述第1活性区域,被设置成包夹上述第1闸极电极,具有与上述第1活性区域之导电型相同之导电型;第2杂质扩散区域,在上述各个之第1杂质扩散区域内,被设在比上述第1杂质扩散区域之扩散深度浅之区域,具有与上述第1杂质扩散区域相同之导电型;第3杂质扩散区域,在上述各个之第2杂质扩散区域内,被设在比上述第2杂质扩散区域之扩散深度浅之区域,具有与上述第2杂质扩散区域不同之导电型;和第4杂质扩散区域,在上述各个之第3杂质扩散区域内,被设在比上述第3杂质扩散区域之扩散深度浅之区域,具有与上述第5杂质扩散区域相同之导电型;上述第2半导体元件具备有:与上述第1活性区域相同导电型之第2活性区域,被设在半导体基板;第2闸极电极,经由第2闸极绝缘膜被设在上述第2活性区域之上;一对之第5杂质扩散区域,形成与上述第1杂质扩散区域对应,具有与上述第1杂质扩散区域相同之导电型;第6杂质扩散区域,形成与上述第3杂质扩散区域对应,具有与上述第3杂质扩散区域相同之导电型;和第7杂质扩散区域,形成与上述第4杂质扩散区域对应,具有与上述第4杂质扩散区域相同之导电型;其中上述第1半导体元件具有第1临限电压;上述第2半导体元件具有比上述第1临限电压低之第2临限电压;上述第1半导体元件之上述第1杂质扩散区域和上述第2杂质扩散区域之第1总杂质浓度,被设置成为高于上述第2半导体元件之第5杂质扩散区域之第2总杂质浓度;上述第1半导体元件之上述第1闸极电极之下方之上述第1活性区域之杂质浓度分布,和上述第2半导体元件之上述第2闸极电极之下方之上述第2活性区域之杂质浓度分布大致相同。4.如申请专利范围第1项之半导体装置,其中从上述第1闸极电极之下方之上述第1活性区域所构成之通道区域到上述第1总杂质浓度之杂质浓度尖峰之杂质浓度之总和,被设置成为高于从上述第2闸极电极之下方之上述第2活性区域所构成之通道区域到上述第2总杂质浓度之杂质浓度尖峰之杂质浓度之总和。5.如申请专利范围第1项之半导体装置,其中上述第1总杂质浓度之杂质浓度尖峰,被设定成为高于上述第2总杂质浓度之杂质浓度尖峰。6.一种半导体装置,具备有第1半导体元件,和与上述第1半导体元件相同通道型之第2半导体元件;其特征是:上述第1半导体元件具备有:第1活性区域,被设在半导体基板;第1闸极电极,经由第1闸极绝缘膜被设在上述第1活性区域之上;一对之第1杂质扩散区域,在上述第1活性区域,被设置成包夹上述第1闸极电极,具有与上述第1活性区域之导电型相同之导电型;第2杂质扩散区域,在上述各个之第1杂质扩散区域内,被设在比上述第1杂质扩散区域之扩散深度浅之区域,具有与上述第1杂质扩散区域相同之导电型;第3杂质扩散区域,在上述各个之第2杂质扩散区域内,被设在比上述第2杂质扩散区域之扩散深度浅之区域,具有与上述第2杂质扩散区域不同之导电型;和第4杂质扩散区域,在上述各个之第3杂质扩散区域内,被设在比上述第3杂质扩散区域之扩散深度浅之区域,具有与上述第5杂质扩散区域相同之导电型;上述第2半导体元件具备有:与上述第1活性区域相同导电型之第2活性区域,被设在半导体基板;第2闸极电极,经由第2闸极绝缘膜被设在上述第2活性区域之上;一对之第5杂质扩散区域,形成与上述第1杂质扩散区域对应,具有与上述第1杂质扩散区域相同之导电型;第6杂质扩散区域,形成与上述第3杂质扩散区域对应,具有与上述第3杂质扩散区域相同之导电型;和第7杂质扩散区域,形成与上述第4杂质扩散区域对应,具有与上述第4杂质扩散区域相同之导电型;其中上述第1闸极电极之下方之上述第1活性区域所构成之通道区域之幅度,被设置成比上述第2闸极之下方之上述第1活性区域所构成之通道区域之幅度窄;上述第1半导体元件之上述第1闸极氧化膜之膜厚,被设置成比上述第2半导体元件之第2闸极氧化膜之膜厚大。图式简单说明:图1是剖面图,用来表示实施形态1之半导体装置之构造。图2A、2B表示杂质之浓度型样。图3至图7是第1至第5步骤之剖面图,用来表示实施形态1之半导体装置之制造方法。图8之图形表示实施形态1之半导体装置之[绝对値之(log Ids)/Weff]与[log W]之关系。图9概略的表示实施形态1之半导体装置之Vg(闸极电压)-Id(汲极电流)之关系。图10至图12是剖面图,用来表示实施形态2至4之半导体装置之构造。图13至图16是第1至第4步骤剖面图,用来表示实施形态4之半导体装置之制造方法。图17A是第1图,用来表示第1半导体元件之杂质型样,图17B是第1图,用来表示第2半导体元件之杂质型样。图18A是第2图,用来表示第1半导体元件之杂质型样,图18B是第2图,用来表示第2半导体元件之杂质型样。图19概略的表示习知技术之半导体装置之Vg(闸极电压)-Id(汲极电流)之关系。图20之图形表示习知技术之半导体装置之[绝对値之(log Ids)/Weff]和[log W]之关系。 |
