电子电路最佳化测试及组态输出总量之系统及方法

摘要

本发明揭示一种在电子电路及系统之制造中，用于提高测试及组态输出总量之系统及方法。该系统采用具有一弹性平行测试架构的一测试器，该架构包含可容纳选定数量之待测单元(UUT)的可扩充资源。该平行测试架构系配置可接受UUT的不同记忆体组或分割区，以让该系统获得该UUT之最佳或最大可得的测试及组态输出总量。该系统系藉由计算要平行测试／组态之UUT的需要数量N，来决定最佳或最大可得的输出总量。平行测试或组态UUT的此需要数量，能在处理时间和测试及组态时间之间获得平衡，以获得最大可得输出总量。