| 主权项 |
1.一种制造半导体装置之方法,其包括下列步骤:形成一渠沟于一基底中;以及形成一氮化物衬底于该渠沟中;其中该氮化物衬底具有被捕捉之电荷,其中该氮化物衬底为非结晶。2.如申请专利范围第1项所述之方法,更包括:形成一氧化物衬底于该氮化物衬底与该渠沟间。3.如申请专利范围第1项所述之方法,其中该氮化物衬底之厚度至少为5.5 nm。4.如申请专利范围第2项所述之方法,其中该氧化物衬底之厚度至少为5nm。5.如申请专利范围第1项所述之方法,其中该氮化物衬底是藉由LPCVD所形成。6.如申请专利范围第1项所述之方法,其中该氮化物衬底为非如申请专利范围第1项所述之方法,更包括以一氧化填充物来充填该渠沟。7.如申请专利范围第6项所述之方法,其中该氧化填充物是直接形成于该氮化物衬底上。8.如申请专利范围第6项所述之方法,其中该氧化填充物是以HDP制程所形成。9.如申请专利范围第1项所述之方法,其中在该氮化物衬底中所捕捉之电荷为负的。10.如申请专利范围第1项所述之方法,其中该半导体基底为一P-井区。11.如申请专利范围第1项所述之方法,其中在该氮化物衬底中所捕捉之电荷增加该装置之临界电压。12.如申请专利范围第1项所述之方法,其中该所捕捉之电荷分布于整个该氮化层上。13.如申请专利范围第1项所述之方法,其中形成该氮化物衬底以做为一氮化之氧化物。14.一种制造半导体装置之方法,其包括:蚀刻渠沟于一半导体基底之一阵列区域与一支援区域中;形成一氮化物衬底于该等渠沟中;藉由一高密度电浆制程沉积一氧化填充物于该等渠沟中,以捕捉负电荷于该氮化物衬底中,至少是在该阵列区域中,其中该氮化物衬底为非结晶。15.如申请专利范围第14项所述之方法,更包括在形成该氮化物衬底以前,覆盖该基底,以形成一厚度少于10nm之氧化膜。16.如申请专利范围第15项所述之方法,其中该氧化膜之厚度为少于4nm。17.如申请专利范围第14项所述之方法,其中所形成之该氮化物衬底之厚度大于5.5nm。18.如申请专利范围第17项所述之方法,其中所形成之该氮化物衬底之厚度大于或等于9nm。19.如申请专利范围第14项所述之方法,其中以该阵列区增之P-井区中之掺杂浓度之减少为该所捕捉之负电荷之函数。20.如申请专利范围第14项所述之方法,更包括形成NFETs于该阵列区域中以及PFETs于该支援区域中。21.如申请专利范围第14项所述之方法,其中藉由LPCVD来形成该氮化物衬底。22.如申请专利范围第15项所述之方法,其中形成该氮化物衬底及氧化膜,以做为一氮化之氧化物。23.一种半导体装置,其包括:一基底,其掺杂有杂质;渠沟,其形成于该基底中,以定义元件主动区;氮化物衬底,其形成于该渠沟中,该氮化物衬底具有电荷被捕捉于其中;一氧化填充物,其形成于该渠沟中,以产生隔离;FETs,其形成于该等元件主动区中;其中在该基底中之该杂质之掺杂浓度为在该氮化物衬底中所捕捉之电荷之函数,其中该氮化物衬底为非结晶。24.如申请专利范围第23项所述之装置,其中该基底以P-型杂质来掺杂。25.如申请专利范围第23项所述之装置,其中该FET为一NFET。26.如申请专利范围第23项所述之装置,其中该电荷为负的。27.如申请专利范围第23项所述之装置,更包括氧化物衬底,其设置于该氮化物衬底与该渠沟之间。28.如申请专利范围第23项所述之装置,其中该氮化物衬底之厚度至少为5.5nm。29.如申请专利范围第27项所述之装置,其中该氧化物衬底之厚度至少为4nm。30.如申请专利范围第23项所述之装置,其中该氮化物衬底是以LPCVD所形成。31.如申请专利范围第23项所述之装置,其中该氧化填充物是直接形成于该氮化物衬底上。32.如申请专利范围第23项所述之装置,其中该氧化填充物是以HDP制程所形成。33.一种记忆体阵列,其包括:一半导体基底,其具有一阵列区域与一支援区域;渠沟,其形成于该半导体基底中;一氮化物衬底,其形成于该等渠沟中;该氮化物衬底具有电荷被捕捉于其中;一氧化填充物,其形成于该等渠沟中;元件主动区,其设置在该基底中之该等渠沟之间,以P-型杂质来掺杂在该阵列区域中之该等元件主动区,所掺杂之浓度为该氮化物衬底中所捕捉之电荷之函数;NFETs,其形成于该阵列区域之该元件主动区中,其中该氮化物衬底为非结晶。34.如申请专利范围第33项所述之记忆体阵列,其中该电荷为负的。35.如申请专利范围第33项所述之记忆体阵列,更包括一氧化物衬底,其设置在该氮化物衬底与该渠沟之间。36.如申请专利范围第33项所述之记忆体阵列,其中该氮化物衬底之厚度至少为5.5nm。37.如申请专利范围第35项所述之记忆体阵列,其中该氧化物衬底之厚度至少为4nm。38.如申请专利范围第33项所述之记忆体阵列,其中该氧化填充物是直接设置在该氮化物衬底之顶部。图式简单说明:图1A-1D系显示出一半导体装置之剖面图,其用以说明依据本发明之一实施例之制程;图2系显示出依据本发明之一实施例所形成之一记忆体阵列之剖面图;图3系显示出依据本发明之一实施例所形成之一MOSFET之剖面图;图4系显示出依据本发明之一实施例所形成一NFET之实验资料;图5系显示出依据本发明之一实施例所形成之一PFET实验资料;图6系显示出以一氮化之氧化物来取代该氧化衬底及氮化衬底之资料;图7系一表格,其显示出一固定氮化物衬底厚度在Vt时之氧化物衬底之效应;以及图8系显示出该布植阵列临界电压裁缝轮廓之断电流与尖峰浓度间之关系。 |
