| 主权项 |
1.一种能隙参考电路,其包含:一第一能隙参考单元(bandgap reference unit),其包含一输出端系连接于一第一节点(n1);一第二能隙参考单元,其包含一输出端系连接于一第二节点(n2);以及一减法器(subtractor),其包含:一第一电晶体(M4),其包含一源极(source)系连接于一第一电压,一汲极(drain)以及一闸极(gate),其二者系连接于该第二节点(n2);一第二电晶体(M5),其包含一源极系连接于该第一电压,一汲极系连接于一第三节点(n3),以及一闸极系连接于该第一电晶体(M4)之闸极;一第三电晶体(M6),其包含一源极系连接于一第二电压,一汲极以及一闸极,其二者系连接于该第一节点(n1);一第四电晶体(M7),其包含一源极系连接于该第二电压,一汲极系连接于该第三节点(n3),以及一闸极系连接于该第三电晶体(M6)之闸极;以及一输出电阻(RREF)系连接于该第三节点(n3)以及该第二电压之间。2.如申请专利范围第1项所述之能隙参考电路,其中该第一电晶体(M4)以及该第二电晶体(M5)系为PNP型电晶体,该第三电晶体(M6)以及该第四电晶体(M7)系为NPN型电晶体,该第二电压系为接地端,以及该第一电压实质上系高于接地端。3.如申请专利范围第2项所述之能隙参考电路,其中该第一能隙参考单元系为一CMOS P通道能隙参考(CMOS p-channel bandgap reference),以及该第二能隙参考单元系为一CMOS N通道能隙参考(CMOS n-channel bandgapreference)。4.如申请专利范围第3项所述之能隙参考电路,其中该第一能隙参考单元以及该第二能隙参考单元系分别产生一低于1伏特之输出参考电压并分别输入于该第一节点(n1)以及该第二节点(n2)。5.如申请专利范围第1项所述之能隙参考电路,其中当第二电压系为接地端时,该第一电压系近似为0.9伏特,以使一第三节点之输出参考电压介于550至570毫伏特之间。6.如申请专利范围第1项所述之能隙参考电路,其中该第一能隙参考单元包含:一第一运算放大器(operational amplifier, 112),其包含一正输入端、一负输入端以及一输出端;一第五电晶体(M1),其包含一源极系连接于该第一电压,一汲极系连接于该正输入端,以及一闸极系连接于该输出端;一第六电晶体(M2),其包含一源极系连接于该第一电压,一汲极系连接于该负输入端,以及一闸极系连接于该输出端;一第一电阻(R1)系连接于该第二电压以及该正输入端之间;一第二电阻(R2)系连接于该第二电压以及该负输入端之间;一第一二极体(Q1),其包含一集极、一基极,其二者系连接于该第二电压,以及一射极系藉由一第三电阻(R3)连接于该正输入端;一第二二极体(Q2),其包含一集极、一基极,其二者系连接于该第二电压,以及一射极系连接于该正输入端;以及一第七电晶体(M3),其包含一其包含一源极系连接于该第一电压,一闸极系连接于该输出端,以及一汲极系连接于该第一节点(n1)。7.如申请专利范围第6项所述之能隙参考电路,其中该第二电压系为接地端,该第一电压实质上系高于接地端,该第三电晶体(M6)以及该第四电晶体(M7)系为NPN型电晶体,该第五电晶体(M1)、该第六电晶体(M2)以及该第七电晶体(M3)系为PNP型电晶体,以及该第一二极体(Q1)以及该第二二极体(Q2)系为PNP型二极体。8.如申请专利范围第1项所述之能隙参考电路,其中该第二能隙参考单元包含:一第二运算放大器(114),其包含一正输入端、一负输入端以及一输出端;一第八电晶体(M1'),其包含一源极系连接于该第二电压,一汲极系连接于该正输入端,以及一闸极系连接于该输出端;一第九电晶体(M2'),其包含一源极系连接于该第二电压,一汲极系连接于该负输入端,以及一闸极系连接于该输出端;一第四电阻(R1')系连接于该第一电压以及该正输入端之间;一第五电阻(R2')系连接于该第一电压以及该负输入端之间;一第三二极体(Q1'),其包含一集极、一基极,其二者系连接于该第一电压,以及一射极系藉由一第六电阻(R3')连接于该正输入端;一第四二极体(Q2'),其包含一集极、一基极,其二者系连接于该第一电压,以及一射极系连接于该正输入端;以及一第十电晶体(M3'),其包含一其包含一源极系连接于该第二电压,一闸极系连接于该输出端,以及一汲极系连接于该第二节点(n2)。9.如申请专利范围第8项所述之能隙参考电路,其中该第二电压系为接地端,该第一电压实质上系高于接地端,该第一电晶体(M4)以及该第二电晶体(M5)系为PNP型电晶体,该第八电晶体(M1')、该第九电晶体(M2')以及该第十电晶体(M3')系为NPN型电晶体,以及该第三二极体(Q1')以及该第四二极体(Q2')系为NPN型二极体。10.如申请专利范围第1项所述之能隙参考电路,其中该第一能隙参考单元包含:一第一运算放大器(112),其包含一正输入端、一负输入端以及一输出端;一第五电晶体(M1),其包含一源极系连接于该第一电压,一汲极系藉由一第七电阻(R1a)连接于该正输入端,以及一闸极系连接于该输出端;一第六电晶体(M2),其包含一源极系连接于该第一电压,一汲极系藉由一第八电阻(R2a)连接于该负输入端,以及一闸极系连接于该输出端;一第九电阻(R1b)系连接于该第二电压以及该正输入端之间;一第十电阻(R2b)系连接于该第二电压以及该负输入端之间;一第一二极体(Q1),其包含一集极、一基极,其二者系连接于该第二电压,以及一射极系藉由一第三电阻(R3)连接于该第五电晶体(M1)之汲极;一第二二极体(Q2),其包含一集极、一基极,其二者系连接于该第二电压,以及一射极系连接于该第六电晶体(M2)之汲极;以及一第七电晶体(M3),其包含一其包含一源极系连接于该第一电压,一闸极系连接于该输出端,以及一汲极系连接于该第一节点(n1)。11.如申请专利范围第10项所述之能隙参考电路,其中该第二电压系为接地端,该第一电压实质上系高于接地端,该第三电晶体(M6)以及该第四电晶体(M7)系为NPN型电晶体,该第五电晶体(M1)、该第六电晶体(M2)以及该第七电晶体(M3)系为PNP型电晶体,以及该第一二极体(Q1)以及该第二二极体(Q2)系为PNP型二极体。12.如申请专利范围第1项所述之能隙参考电路,该第二能隙参考单元包含:一第二运算放大器(114),其包含一正输入端、一负输入端以及一输出端;一第八电晶体(M1'),其包含一源极系连接于该第二电压,一汲极系藉由一第十一电阻(R1a')连接于该正输入端,以及一闸极系连接于该输出端;一第九电晶体(M2'),其包含一源极系连接于该第二电压,一汲极系藉由一第十二电阻(R2a')连接于该负输入端,以及一闸极系连接于该输出端;一第十三电阻(R1'b)系连接于该第一电压以及该正输入端之间;一第十四电阻(R2'b)系连接于该第一电压以及该负输入端之间;一第三二极体(Q1'),其包含一集极、一基极,其二者系连接于该第一电压,以及一射极系藉由一第六电阻(R3')连接于该第八电晶体(M1')之汲极;一第四二极体(Q2'),其包含一集极、一基极,其二者系连接于该第一电压,以及一射极系连接于该该第九电晶体(M2')之汲极;以及一第十电晶体(M3'),其包含一其包含一源极系连接于该第二电压,一闸极系连接于该输出端,以及一汲极系连接于该第二节点(n2)。13.如申请专利范围第12项所述之能隙参考电路,该第二电压系为接地端,该第一电压实质上系高于接地端,该第一电晶体(M4)以及该第二电晶体(M5)系为PNP型电晶体,该第八电晶体(M1')、该第九电晶体(M2')以及该第十电晶体(M3')系为NPN型电晶体,以及该第三二极体(Q1')以及该第四二极体(Q2')系为NPN型二极体。14.一种能隙参考电路,其包含:一CMOS P通道电路,用以提供一第一参考电压于一第一节点(n1);一CMOS N通道电路,用以提供一第二参考电压于一第二节点(n2);以及一减法器,其包含:一第一电晶体(M4),其包含一源极系连接于一第一电压,一汲极以及一闸极,其二者系连接于该第二节点(n2);一第二电晶体(M5),其包含一源极系连接于该第一电压,一汲极系连接于一第三节点(n3),以及一闸极系连接于该第一电晶体(M4)之闸极;一第三电晶体(M6),其包含一源极系连接于一第二电压,一汲极以及一闸极,其二者系连接于该第一节点(n1);一第四电晶体(M7),其包含一源极系连接于该第二电压,一汲极系连接于该第三节点(n3),以及一闸极系连接于该第三电晶体(M6)之闸极;以及一输出电阻(RREF)系连接于该第三节点(n3)以及该第二电压之间。15.如申请专利范围第14项所述之能隙参考电路,该第一电晶体(M4)以及该第二电晶体(M5)系为PNP型电晶体,该第三电晶体(M6)以及该第四电晶体(M7)系为NPN型电晶体,该第二电压系为接地端,以及该第一电压实质上系高于接地端。16.如申请专利范围第15项所述之能隙参考电路,其中该CMOS P通道电路以及该CMOS N通道电路系分别产生一低于1伏特之输出参考电压并分别输入于该第一节点(n1)以及该第二节点(n2)。17.如申请专利范围第14项所述之能隙参考电路,其中当第二电压系为接地端时,该第一电压系近似为0.9伏特,以使一第三节点之输出参考电压介于550至570毫伏特之间。图式简单说明:图一为传统能隙参考电路之示意图。图二为传统低电压能隙参考电路之示意图。图三为传统低电压能隙参考电路之示意图。图四为两个二极体之基极-射极电压相对于温度之示意图。图五为图四中两个二极体之基极-射极电压差异相对于温度之示意图。图六为输出参考电压曲线图。图七为第一实施例之低电压曲率补偿参考电路之示意图。图八为图七电路之电流与参考电压之示意图。图九为NPN型CMOS BJT之示意图。图十为第二实施例之低电压曲率补偿参考电路之示意图。图十一为第三实施例之低电压曲率补偿参考电路之示意图。图十二为图十一电路之参考电压相对于温度之示意图。图十三为图十一电路之最小供应电压之示意图。 |
