| 主权项 |
1.一种半导体记忆电路,其特征为包含:含有记忆体阵列之内部电路;及可以选择性地对上述记忆体阵列供应上述记忆体阵列的动作电压之开关电路;及接受控制信号,控制上述开关电路之输入电路;在低消费电力模式时,上述开关电路被设为关闭状态,上述输入电路的动作电压被供应给上述输入电路。2.如申请专利范围第1项所述之半导体记忆电路,其中另外具有接受由记忆体阵列来之信号,输出轮出信号之输出电路,对上述输出电路供应上述输出电路的动作电压,上述输入电路,在藉由使上述开关电路成为关闭状态,停止对上述内部电路供应上述内部电路的动作电压时,控制上述输出电路成为输出高阻抗状态。3.如申请专利范围第2项所述之半导体记忆电路,其中上述记忆体阵列,系包含需要记忆资讯的保持用的周期性的再生动作之记忆格。4.如申请专利范围第3项所述之半导体记忆电路,其中上述内部电路,系另外具有:进行上述记忆格的选择动作之位址选择电路,与对上述位址选择电路供应上述位址选择电路的动作电压的动作电压产生电路。5.如申请专利范围第4项所述之半导体记忆电路,其中上述半导体记忆电路,系在对于前述记忆格,进行记忆资讯的读出或者写入之记忆体动作,以及依据与上述记忆体动作的位址指定不同的位址指定的再生动作在时间上竞争时,在该记忆体动作之前或者之后,实施再生动作,具有对应静态型RAM之介面。6.一种半导体记忆电路,其特征为:包含需要记忆资讯的保持用的周期性的再生动作之记忆格,对于-25℃至+85℃之温度,进行上述再生动作以便保持上述记忆格的资讯。7.如申请专利范围第6项所述之半导体记忆电路,其中上述再生动作,系具有:对应在再生周期相对比较短的高温度侧的记忆格的资讯保持时间,使周期变化之第1温度区域;及在再生周期相对比较长之低温度侧,使周期成为比记忆格的资讯保持时间还短之几乎一定的周期之第2温度区域。8.如申请专利范围第7项所述之半导体记忆电路,其中上述半导体记忆电路,具有:在对于前述记忆格,进行记忆资讯的读出或者写入之记忆体动作,以及依据与上述记忆体动作不同之位址指定的再生动作在时间上竞争时,在该记忆体动作之前或者之后,实施再生动作之时间多工模式,具有对应静态型RAM之介面电路。9.如申请专利范围第6至8项中任一项所述之半导体记忆电路,其中上述再生动作,系由计时器电路所形成之更新控制信号所控制,上述计时器电路,系藉由合成具有对应第1温度区域之温度相依性的第1电流与对应上述第2温度区域的定电流之电流而动作的振荡电路构成。10.如申请专利范围第6至8项中任一项所述之半导体记忆电路,其中上述再生动作,系由计时器电路所形成之更新控制信号所控制,上述计时器电路,系由:藉由具有对应第1温度区域的温度相依性的第1电流而动作的第1振荡电路,与藉由对应上述第2温度区域之定电流而动作的第2振荡电路,与藉由上述第1振荡电路与第2振荡电路中比较短者的振荡输出,形成上述更新控制信号之输出选择电路构成。11.如申请专利范围第9项所述之半导体记忆电路,其中使上述计时器电路的动作无效,依据上述记忆体动作,可以测量记忆格的资讯保持时间。12.一种半导体记忆电路,其特征为具有:以预定的再生周期,进行再生动作之复数的记忆格;及在温度-再生周期特性中,至少具有1个回折点以控制上述再生周期之电路。13.如申请专利范围第12项所述之半导体记忆电路,其中在第1温度范围中,再生周期之变化相对于温度变化之比例的绝对値,被设为第1値;在第2温度范围中,再生周期之变化相对于温度变化的比例的绝对値,被设为第2値,上述第1温度范围内的最大温度,系比上述第2温度范围的最小温度还小,上述第1値,系比上述第2値还小。14.如申请专利范围第13项所述之半导体记忆电路,其中上述第1値,实质上为0。15.一种半导体记忆电路,其特征为:具有以特定的再生周期,进行再生动作的复数记忆格,在第1温度范围中,再生周期之变化相对于温度变化的比例的绝对値,被设为第1値;在第2温度范围中,再生周期之变化相对于温度变化的比例的绝对値,被设为第2値,上述第1温度范围内的最大温度,系比上述第2温度范围的最小温度还小,上述第1値,系比上述第2値还小。16.如申请专利范围第15项所述之半导体记忆电路,其中上述第1値,实质上为0。17.如申请专利范围第12至16项中任一项所述之半导体记忆电路,其中在-25度至+85度之温度中,可以保持上述复数的记忆格的资讯。18.一种半导体记忆电路,其特征为包含:被给予电源电压之第1端子、及接受信号的第2端子、及接受上述电源电压,输出内部电压之电压形成电路、及接受上述内部电压而动作之记忆体阵列、及接受上述信号之输入电路;在第1模式时,上述内部电压不被供应给上述记忆体阵列,对上述输入电路供应上述电源电压。19.如申请专利范围第18项所述之半导体记忆电路,其中包含:连接在上述第1端子与上述电压形成电路之间,藉由内部控制信号而被控制之开关电路,上述输入电路,系依据上述信号,输出上述内部控制信号,在上述第1模式时,藉由上述开关电路依据上述内部控制信号而被设为关闭状态,不对上述电压形成电路供应上述电源电压。20.如申请专利范围第18或19项所述之半导体记忆电路,其中上述第1模式,系深度功率降低模式。21.如申请专利范围第18或19项所述之半导体记忆电路,其中上述记忆体阵列,系包含需要再生动作的复数的记忆格,在上述第1模式时,上述再生动作被停止。22.如申请专利范围第18或19项所述之半导体记忆电路,其中上述记忆体阵列,系包含读出放大器,上述内部电压系上述读出放大器的驱动电压。23.如申请专利范围第18或19项所述之半导体记忆电路,其中上述记忆体阵列,系包含:复数的字元线、及复数的资料线、及连接在上述复数的字元线与上述复数的资料线的复数的记忆格、及连接在上述复数的字元线的字元线驱动电路;上述内部电压,系上述字元线电路的驱动电压。24.如申请专利范围第18项所述之半导体记忆电路,其中上述信号,系晶片选择信号。25.如申请专利范围第18或19项所述之半导体记忆电路,其中包含输出由上述记忆体阵列来的读出资料的输出电路,在上述第1模式时,上述输出电路系高阻抗状态。26.一种半导体记忆电路,其特征为包含:被给予第1电压之第1端子、及接受信号之第2端子、及接受第2电压而动作之记忆体阵列、及接受上述信号之输入电路;在上述第1模式时,不对上述记忆体阵列供应上述第2电压,对上述输入电路供应第3电压。27.如申请专利范围第26项所述之半导体记忆电路,其中上述第1电压与上述第3电压系同一电压。28.如申请专利范围第27项所述之半导体记忆电路,其中上述第2电压比上述第1电压小。29.如申请专利范围第28项所述之半导体记忆电路,其中更包含:接受上述第1电压,形成上述第2电压之电压形成电路;及连接在上述第1端子与上述电压形成电路之间,藉由内部控制信号而被控制之开关电路;上述输入电路,系依据上述信号,输出上述内部控制信号,在上述第1模式时,藉由上述开关电路依据上述内部控制信号而被设为关闭状态,不对上述电压形成电路供应上述第1电压。30.如申请专利范围第26项所述之半导体记忆电路,其中上述第二电压比上述第1电压小。31.如申请专利范围第26项所述之半导体记忆电路,其中更包含:接受上述第1电压,形成上述第2电压之电压形成电路;及连接在上述第1端子与上述电压形成电路之间,藉由内部控制信号而被控制之开关电路;上述输入电路,系依据上述信号,输出上述内部控制信号,在上述第1模式时,藉由上述开关电路依据上述内部控制信号而被设为关闭状态,不对上述电压形成电路供应上述第1电压。32.如申请专利范围第27项所述之半导体记忆电路,其中更包含:接受上述第1电压,形成上述第2电压之电压形成电路;及连接在上述第1端子与上述电压形成电路之间,藉由内部控制信号而被控制之开关电路;上述输入电路,系依据上述信号,输出上述内部控制信号,在上述第1模式时,藉由上述开关电路依据上述内部控制信号而被设为关闭状态,不对上述电压形成电路供应上述第1电压。33.如申请专利范围第30项所述之半导体记忆电路,其中更包含:接受上述第1电压,形成上述第2电压之电压形成电路;及连接在上述第1端子与上述电压形成电路之间,藉由内部控制信号而被控制之开关电路;上述输入电路,系依据上述信号,输出上述内部控制信号,在上述第1模式时,藉由上述开关电路依据上述内部控制信号而被设为关闭状态,不对上述电压形成电路供应上述第1电压。图式简单说明:第1图是显示关于本发明之DRAM的一实施例的方块图。第2图是显示前述第1图之电源电路的内部电压的一实施例的特性图。第3图是显示前述第1图之输入电路11的一实施例的电路图。第4图是显示前述第1图的输出控制电路18a的一实施例的电路图。第5图是显示前述第1图之输出电路19的一实施例的电路图。第6图是说明前述第1图之DRAM的动作之一例用的动作波形图。第7图是说明前述第4图的输出控制电路以及第5图的输出电路的动作之一例用的动作波形图。第8图是显示关于本发明之DRAM的其它的一实施例的方块图。第9图是显示前述第8图的电源电路的内部电压的一实施例的特性图。第10图是显示前述第8图的输出控制电路18b的一实施例的电路图。第11图是说明前述第10图的输出控制电路18b的动作的一例用的动作波形图。第12图是显示关于本发明之DRAM的其它的一实施例的方块图。第13图是显示前述第12图之输入电路12c的一实施例的电路图。第14图是说明前述第13图的输入电路12c的动作的一例用的动作波形图。第15图是显示前述第12图的输入电路12c的其它的一实施例的电路图。第16图是显示前述第12图的电源电路的一实施例的方块图。第17图是显示前述第16图之基准电压电路的一实施例的电路图。第18图是显示前述第16图的降压电路的一实施例的电路图。第19图是显示前述第16图的降压电路的一实施例的电路图。第20图是显示前述第16图的电压传感器的一实施例的电路图。第21图是说明前述第20图的电压传感器的动作之一例用的动作波形图。第22图是显示前述第16图的VPP昇压电路77的一实施例的电路图。第23图是显示前述第22图的振荡电路160的一实施例的电路图。第24图是说明前述第22图的昇压电路的动作之一例用的动作波形图。第25图是显示适用本发明之DRAM晶片的消费电流的细目的一例之说明图。第26图是显示包含关于本发明的记忆体晶片的系统的一实施例的方块图。第27图示说明前述第26图之实施例的动作之一例用的动作波形图。第28图是显示关于本发明之半导体积体电路装置的一实施例之构成图。第29图是显示搭载在关于本发明之DRAM的更新计时器的一实施例的方块图。第30图是显示前述第29图的电流源200与位准转换用电流源201之一实施例的电路图。第31图是显示前述第29图之环型振荡器202的一实施例的电路图。第32图是说明关于本发明之更新计时器的温度相依性用的特性图。第33图是显示搭载于关于本发明之DRAM的更新计时器的其它的一实施例的方块图。第34图是显示前述第33图的电流源200、242以及243的一实施例的电路图。第35图是说明前述第34图的电流源的温度相依性用的特性图。第36图是说明前述第33图的更新计时器的温度相依性用的特性图。第37图是显示前述第33图的电流源200、242以及243的其它的一实施例的电路图。第38图是显示前述第33图的电流源200、242以及243之另外的其它的一实施例的电路图。第39图是显示搭载于关于本发明之DRAM的更新计时器的另外的其它的一实施例的方块图。第40图是说明藉由前述第39图之更新计时器的再生动作用之特性图。第41图是说明前述第39图的更新计时器的动作的一例用之波形图。第42图是说明前述第39图的更新计时器的动作的其它的一例用之波形图。第43图是显示前述第39图的动作判定电路283以及控制电路284的一实施例的逻辑电路图。第44图是显示关于本发明之更新计时器的另外的其它的一实施例的方块图。 |
