| 主权项 |
1.一种半导体装置,包括:一半导体层;一本体区,形成于一部分的该半导体层中,该本体区掺杂有一第一导电性且具有一第一电阻率;一第一接触区,形成于该半导体层中且邻近于该本体区,该第一接触区掺杂有该第一导电性;一第二接触区,形成于该半导体层中且藉由该本体区而与该第一接触区相隔,该第二接触区掺杂有该第一导电性;一介电层,位于该本体区上方,该介电层包括具有一介电常数大于8之材料;以及一电极,位于该介电层上方。2.如申请专利范围第1项所述之半导体装置,其中该介电层包括择自:由氧化铝、氧化铪、氮氧化铪、矽酸铪、氧化锆、氮氧化锆、矽酸锆、氧化钇、氧化镧、氧化铈、氧化钛、氧化钽及其组合所组成族群之一材料。3.如申请专利范围第1项所述之半导体装置,其中该介电层具有一介电常数大于10。4.如申请专利范围第1项所述之半导体装置,其中该介电层具有一介电常数大于20。5.如申请专利范围第1项所述之半导体装置,其中该介电层之实际厚度大于5埃。6.如申请专利范围第1项所述之半导体装置,其中该介电层之实际厚度大于20埃。7.如申请专利范围第1项所述之半导体装置,其中该介电层之实际厚度大于40埃。8.如申请专利范围第1项所述之半导体装置,其中该半导体层包括一矽层。9.如申请专利范围第1项所述之半导体装置,其中该半导体层包括矽及锗。10.如申请专利范围第1项所述之半导体装置,其中该半导体层之厚度在20到400埃的范围。11.如申请专利范围第1项所述之半导体装置,更包括一绝缘层,位于该半导体层下方。12.如申请专利范围第11项所述之半导体装置,其中该绝缘层包括氧化矽。13.如申请专利范围第1项所述之半导体装置,其中该电极包括一半导体。14.如申请专利范围第1项所述之半导体装置,其中该电极包括择自:由钼、钨、钛、钽、铂及铪所组成族群中之一金属。15.如申请专利范围第1项所述之半导体装置,其中该电极包括择自:由氮化钼、氮化钨、氮化钛、氮化钽及其组合所组成族群中之一金属氮化物。16.如申请专利范围第1项所述之半导体装置,其中该电极包括择自:由矽化镍、矽化钴、矽化钨、矽化钛、矽化钽、矽化铂、矽化铒及其组合所组成族群中之一金属矽化物。17.如申请专利范围第1项所述之半导体装置,其中该电极包括择自:由氧化钌、铟锡氧化物及其组合所组成族群中之一金属氧化物。18.如申请专利范围第1项所述之半导体装置,其中该电极之宽度大于0.1微米。19.如申请专利范围第1项所述之半导体装置,其中该电极之宽度大于1微米。20.如申请专利范围第1项所述之半导体装置,其中该电极之长度大于0.1微米。21.如申请专利范围第1项所述之半导体装置,其中该电极之长度大于1微米。22.如申请专利范围第1项所述之半导体装置,其中该第一导电性为n型。23.如申请专利范围第1项所述之半导体装置,其中该第一导电性为p型。24.如申请专利范围第1项所述之半导体装置,更包括复数间隙壁,形成在该电极侧边。25.如申请专利范围第24项所述之半导体装置,其中该等间隙壁包括氮化矽。26.如申请专利范围第24项所述之半导体装置,更包括一蚀刻终止层,位于该电极及该等间隙壁上方。27.如申请专利范围第26项所述之半导体装置,其中该蚀刻终止层包括氮化矽。28.一种半导体装置,包括:一上方具有一绝缘层之矽层;一本体区,形成于一部分的该矽层中;一介电层,位于该本体区上方,该介电层包括一高介电常数层;一上电极,位于该介电层上方;以及一对掺杂区,形成于该矽层中,相对设置并与该本体区相邻,该对掺杂区掺杂有相同于该本体区之导电性。29.如申请专利范围第28项所述之半导体装置,其中该高介电常数层包括择自:由氧化铝、氮氧化铪、矽酸铪、氧化锆、氮氧化锆、矽酸锆、氧化钇、氧化镧、氧化铈、氧化钛、氧化钽及其组合所组成族群之一材料。30.如申请专利范围第28项所述之半导体装置,其中该高介电常数层包括氧化铪。31.如申请专利范围第28项所述之半导体装置,其中该高介电常数层之介电常数大于8。32.如申请专利范围第28项所述之半导体装置,其中该高介电常数层之介电常数大于10。33.如申请专利范围第28项所述之半导体装置,其中该高介电常数层之介电常数大于20。34.如申请专利范围第28项所述之半导体装置,其中该介电层之实际厚度大于5埃。35.如申请专利范围第28项所述之半导体装置,其中该介电层之实际厚度大于20埃。36.如申请专利范围第28项所述之半导体装置,其中该介电层之实际厚度大于40埃。37.如申请专利范围第28项所述之半导体装置,其中该矽层系一应变矽层。38.如申请专利范围第28项所述之半导体装置,其中该矽层之厚度在20到1000埃的范围。39.如申请专利范围第28项所述之半导体装置,其中该矽层之厚度在20到400埃的范围。40.如申请专利范围第28项所述之半导体装置,其中该绝缘层包括氧化矽。41.如申请专利范围第28项所述之半导体装置,其中该上电极包括:复晶矽、复晶矽锗、金属、金属氮化物、金属矽化物、金属氧化物及其组合。42.如申请专利范围第41项所述之半导体装置,其中该金属包括择自:由钼、钨、钛、钽、铂及铪所组成族群之一。43.如申请专利范围第41项所述之半导体装置,其中该金属氮化物包括择自:由氮化钼、氮化钨、氮化钛、氮化钽及其组合所组成族群之一。44.如申请专利范围第41项所述之半导体装置,其中该金属矽化物包括择自:由矽化镍、矽化钴、矽化钨、矽化钛、矽化钽、矽化铂、矽化铒及其组合所组成族群之一。45.如申请专利范围第28项所述之半导体装置,其中该电极之宽度大于0.1微米。46.如申请专利范围第28项所述之半导体装置,其中该电极之宽度大于1微米。47.如申请专利范围第28项所述之半导体装置,其中该电极之长度大于0.1微米。48.如申请专利范围第28项所述之半导体装置,其中该电极之长度大于1微米。49.如申请专利范围第28项所述之半导体装置,其中该本体区及该等掺杂区为n型。50.如申请专利范围第28项所述之半导体装置,其中该本体区及该等掺杂区为p型。51.如申请专利范围第28项所述之半导体装置,更包括复数间隙壁,形成在该电极侧边。52.如申请专利范围第51项所述之半导体装置,其中该等间隙壁包括氮化矽。53.如申请专利范围第51项所述之半导体装置,更包括一蚀刻终止层,位于该电极及该等间隙壁上方。54.如申请专利范围第53项所述之半导体装置,其中该蚀刻终止层包括氮化矽。55.如申请专利范围第54项所述之半导体装置,更包括一内层介电层,位于该蚀刻终止层上方。56.如申请专利范围第55项所述之半导体装置,其中该内层介电层包括氧化矽。57.如申请专利范围第55项所述之半导体装置,更包括一接触插塞,穿过该内层介电层并与该半导体装置电性接触。58.如申请专利范围第28项所述之半导体装置,更包括一浅沟槽隔离区,其与该矽层相邻。59.如申请专利范围第28项所述之半导体装置,其中该半导体装置系形成于该矽层之一主动区内且该主动区与其他位于由台地隔离所形成之绝缘层上方的主动区隔离。60.一种半导体装置的形成方法,包括下列步骤:提供一绝缘层上有矽层之基底,其包含覆盖于一绝缘层上之一矽层;在一部分的该矽层中形成一具有第一导电性的电阻本体;在该本体区上方形成一介电层,该介电层包括一介电常数大于8之材料;在该介电层上形成一上电极;以及形成一对具有该第一导电性之掺杂区,其彼此相对且相邻于该本体区。61.如申请专利范围第60项所述之半导体装置的形成方法,其中形成该电阻本体包括下列步骤:形成一主动区;在该主动区周围形成一隔离区;以及对该主动区进行掺杂。62.如申请专利范围第61项所述之半导体装置的形成方法,其中利用离子植入对该主动区进行掺杂,其掺杂剂量在1013到1016cm-2的范围。63.如申请专利范围第60项所述之半导体装置的形成方法,其中形成该介电层包括一化学气相沉积步骤。64.如申请专利范围第60项所述之半导体装置的形成方法,其中形成该介电层包括一溅镀沉积步骤。65.如申请专利范围第60项所述之半导体装置的形成方法,其中形成该介电层包括下列步骤;形成一界面氧化层;以及形成一高介电常数之介电层。66.如申请专利范围第60项所述之半导体装置的形成方法,其中形成该对掺杂区更包括下列步骤:对未被该上电极覆盖之部分的该矽层进行掺杂;在该上电极之侧壁形成复数间隙壁;以及对未被该上电极及该等间隙壁覆盖之部分的该矽层进行掺杂。67.如申请专利范围第66项所述之半导体装置的形成方法,其中该等间隙壁包括氮化矽。68.如申请专利范围第66项所述之半导体装置的形成方法,更包括下列步骤:在该上电极及该等间隙壁上方沉积一蚀刻终止层;在该蚀刻终止层上方形成一内层介电层;在该内层介电层中形成复数接触孔;以及在该等接触孔内填入一导电材料以形成接触插塞。69.如申请专利范围第68项所述之半导体装置的形成方法,其中该蚀刻终止层包括氮化矽。70.如申请专利范围第68项所述之半导体装置的形成方法,其中该内层介电层包括氧化矽。71.如申请专利范围第68项所述之半导体装置的形成方法,其中一第一接触插塞与该对掺杂区之一电性性接触且一第二接触插塞与该上电极电性接触,该第一及第二接触插塞系电性连接。72.如申请专利范围第60项所述之半导体装置的形成方法,其中该绝缘层包括氧化矽。73.如申请专利范围第60项所述之半导体装置的形成方法,其中该绝缘层之厚度小于1200埃。74.如申请专利范围第60项所述之半导体装置的形成方法,其中该矽层之厚度在20到1000埃。75.如申请专利范围第60项所述之半导体装置的形成方法,其中该上电极包括一半导体。76.如申请专利范围第60项所述之半导体装置的形成方法,其中该上电极包括择自:由钼、钨、钛、钽、铂及铪所组成族群之一金属。77.如申请专利范围第60项所述之半导体装置的形成方法,其中该上电极包括择自:由氮化钼、氮化钨、氮化钛、氮化钽及其组合所组成族群之一金属氮化物。78.如申请专利范围第60项所述之半导体装置的形成方法,其中该上电极包括择自:由矽化镍、矽化钴、矽化钨、矽化钛、矽化钽、矽化铂、矽化铒及其组合所组成族群之一金属矽化物。79.如申请专利范围第60项所述之半导体装置的形成方法,其中该上电极包括择自:由氧化钌、氧化铟锡及其组合所组成族群之一金属氧化物。80.如申请专利范围第60项所述之半导体装置的形成方法,其中该介电层包括择自:由氧化铝、氧化铪、氮氧化铪、矽酸铪、氧化锆、氮氧化锆、矽酸锆及其组合所组成族群之一材料。81.如申请专利范围第60项所述之半导体装置的形成方法,其中该介电层之介电常数大于10。82.如申请专利范围第60项所述之半导体装置的形成方法,其中该介电层之介电常数大于20。83.如申请专利范围第60项所述之半导体装置的形成方法,其中该介电层之实际厚度大于5埃。84.如申请专利范围第83项所述之半导体装置的形成方法,其中该介电层之实际厚度大于20埃。85.如申请专利范围第84项所述之半导体装置的形成方法,其中该介电层之实际厚度大于40埃。86.如申请专利范围第60项所述之半导体装置的形成方法,其中该电极之宽度大于0.1微米。87.如申请专利范围第60项所述之半导体装置的形成方法,其中该电极之宽度大于1微米。88.如申请专利范围第60项所述之半导体装置的形成方法,其中该电极之长度大于0.1微米。89.如申请专利范围第61项所述之半导体装置的形成方法,其中该电极之长度大于1微米。90.一种半导体装置,包括:一主动区包括一上方具有一绝缘层之矽层;一本体区,形成于一部分的该矽层中且具有一第一导电性;一介电层,位于该本体区上方,该介电层包括择自:由氧化铝、氮氧化铪、矽酸铪、氧化锆、氮氧化锆、矽酸锆、氧化钇、氧化镧、氧化铈、氧化钛、氧化钽及其组合所组成族群之一材料;一上电极,位于该介电层上方;以及一对掺杂区,形成于该矽层中,相对设置并与该本体区相邻,该对掺杂区掺杂有相同于该本体区之第一导电性。91.如申请专利范围第90项所述之半导体装置,其中该介电层包括氧化铪。92.如申请专利范围第90项所述之半导体装置,其中该矽层之厚度在200到400埃的范围。93.如申请专利范围第90项所述之半导体装置,更包括一第二主动区,位于该绝缘层上方,该第二主动区内包括一电晶体。94.如申请专利范围第93项所述之半导体装置,其中该电晶体包括一闸极介电层,其材质相同于位于该本体区上方之该介电层。95.如申请专利范围第93项所述之半导体装置,其中该电晶体包括一闸极介电层,其材质不同于位于该本体区上方之该介电层。96.如申请专利范围第93项所述之半导体装置,其中该电晶体包括一闸极电极,其材质相同于该上电极。97.如申请专利范围第90项所述之半导体装置,更包括一界面层邻近该本体区上方,该介电层位于该界面层上方。98.如申请专利范围第97项所述之半导体装置,其中该界面层包括氧化矽或氮氧化矽。99.一种半导体装置,包括:一基底;一绝缘层位于该基底上方;一主动区,形成于位于该绝缘层上方之一矽层中;一本体区,形成于一部分的该矽层中且具有一第一导电性;一界面层,邻近于该本体区上方;一高介电常数层,位于该界面层上方,该高介电常数层包括具有一介电常数大于8之材料;一上电极,位于该高介电常数层上方;以及一对掺杂区,形成于该主动区中,相对设置并与该本体区相邻,且具有该第一导电性。100.如申请专利范围第99项所述之半导体装置,其中该高介电常数层包括择自:由氧化铝、氮氧化铪、矽酸铪、氧化锆、氮氧化锆、矽酸锆、氧化钇、氧化镧、氧化铈、氧化钛、氧化钽及其组合所组成族群之一材料。101.如申请专利范围第100项所述之半导体装置,其中该高介电常数层包括氧化铪。102.如申请专利范围第100项所述之半导体装置,更包括一第二主动区,位于该绝缘层上方,该第二主动区内包括一电晶体。103.如申请专利范围第102项所述之半导体装置,其中该电晶体包括一闸极介电层,其包括一介电常数大于8之材料。104.如申请专利范围第103项所述之半导体装置,其中该闸极介电层及该高介电常数层包括相同材质。105.如申请专利范围第102项所述之半导体装置,其中该电晶体包括一闸极电极,其材质相同于该上电极。106.如申请专利范围第99项所述之半导体装置,其中该界面层包括氧化矽。107.如申请专利范围第99项所述之半导体装置,其中该界面层包括氮氧化矽。108.一静电放电保护电路,包括:一输入/输出接垫;一被保护电路;一二极体,耦接至该输入/输出接垫与一参考电压节点之间;以及一电阻,耦接至该输入/输出接垫与该电路之间,该电阻包括一本体区、一第一接触区,邻近该本体区以电性连接该本体区至该输入/输出接垫、一第二接触区,邻近该本体区以电性连接该本体区至该电路、一介电层,其位于该本体区上方且介电常数大于8、以及一电极,位于该介电层上方。109.如申请专利范围第108项所述之静电放电保护电路,其中该二极体包括:一二极体本体区;一二极体介电层,位于该二极体本体区上方且介电常数大于8;一二极体电极,位于该二极体介电层上方;以及一p型掺杂区及一n型掺杂区相对设置并邻近该二极体本体区。110.如申请专利范围第109项所述之静电放电保护电路,其中该二极体之该p型掺杂区系电性连接至该输入/输出接垫及该n型掺杂区系电性连接至该参考电压节点。111.如申请专利范围第109项所述之静电放电保护电路,其中该二极体之该n型掺杂区系电性连接至该输入/输出接垫及该p型掺杂区系电性连接至该参考电压节点。112.如申请专利范围第108项所述之静电放电保护电路,更包括一第二二极体耦接至该输入/输出接垫与一第二参考电压节点之间。113.如申请专利范围第112项所述之静电放电保护电路,其中该第二二极体包括:一二极体本体区;一二极体介电层,位于该二极体本体区上方且介电常数大于8;一二极体电极,位于该二极体介电层上方;以及一p型掺杂区及一n型掺杂区相对设置并邻近该二极体本体区。114.如申请专利范围第112项所述之静电放电保护电路,更包括:一第二电路;以及一第二电阻,耦接至该第二电路与该输入/输出接垫之间,该第二电阻包括一本体区、一第一接触区,邻近该本体区以电性连接该本体区至该输入/输出接垫、一第二接触区,邻近该本体区以电性连接该本体区至该第二电路、一介电层,其位于该本体区上方且介电常数大于8、以及一电极,位于该介电层上方。115.如申请专利范围第114项所述之静电放电保护电路,其中该电路包括一输出电路且该第二电路包括一输入电路。图式简单说明:第1图系绘示出根据本发明第一实施例之绝缘层上有矽层之电阻器;第2图系绘示出根据本发明第二实施例之绝缘层上有矽层之电阻器;第3a图系绘示出根据本发明实施例之电阻器上视图;第3b及3c图矽绘示出第3a图中电阻器之剖面示意图;第4图矽绘示出形成于相同晶片上之绝缘层上有矽层之电晶体以及电阻器;第5a到5f图系绘示出制作一装置之流程剖面示意图;第6图系绘示出包含本发明电阻器之电路;及第7图系绘示出如本发明电阻器般制作于相同晶片之二极体。 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