| 主权项 |
1.一种操作于一类比模式与一数位模式之输入/输出缓冲器,包括:一垫;一数位信号线,包括连接至该垫之一传输闸;一类比信号线,连接至该垫;一类比/数位模式控制器,设定在该类比模式下之该数位信号线之一输出电位;以及一传输闸控制器,当该垫之一信号电压超过一参考电压时,其控制该传输闸。2.如申请专利范围第1项所述之输入/输出缓冲器,其中该数位信号线更包括:一第一电阻,连接于该垫与该传输闸之间;一输出驱动器,具有连接至该传输闸之一输出端;一史密特触发器,具有连接至该传输闸之一输入端;以及一输入驱动器,具有连接至该史密特触发器之一输出端之一输入端。3.如申请专利范围第2项所述之输入/输出缓冲器,其中该类比信号线包括连接至该垫之一第二电阻。4.如申请专利范围第3项所述之输入/输出缓冲器,更包括连接至该垫之一定电压容忍单元,其中该定电压容忍单元包括串联于一电源电压与该接地电压间之第一与第二PMOS电晶体,该第一PMOS电晶体具有连接至该垫之一闸极,该第二PMOS电晶体具有连接至该电源电压之一闸极。5.如申请专利范围第4项所述之输入/输出缓冲器,其中该电源电压是一第二电源电压,以及其中该传输闸控制器包括:一第三PMOS电晶体,具有连接至该垫之一源极与连接至一第一电源电压之一闸极,其接收从该定电压容忍单元之该第一与第二PMOS电晶体之一连接节点传来之一井偏压;一第一NMOS电晶体,具有连接至该第三PMOS电晶体之一汲极之一汲极与连接至该第二电源电压之一闸极;以及一第二NMOS电晶体,具有连接至该第一NMOS电晶体之一源极之一汲极,连接至该接地电压之一源极,以及连接至该史密特触发器之一闸极。6.如申请专利范围第5项所述之输入/输出缓冲器,其中该传输闸包括:一第三NMOS电晶体,连接于该第二电阻与该史密特触发器间,其闸极连接至该第二电源电压;以及一第四PMOS电晶体,连接于该第二电阻与该史密特触发器间,其闸极连接至该第三PMOS电晶体之该汲极,其接收从该定电压容忍单元之该第一与第二PMOS电晶体之该连接节点传来之该井偏压。7.如申请专利范围第2项所述之输入/输出缓冲器,其中该输出驱动器包括串联于一电源电压与该接地电压间之一PMOS电晶体与一NMOS电晶体,该PMOS电晶体与该NMOS电晶体具有连接至一内部输出信号与一互补内部输出信号之闸极以及连接于该传输闸与该史密特触发器间之汲极。8.如申请专利范围第2项所述之输入/输出缓冲器,其中该类比/数位模式控制器包括:一反相器,接收一类比/数位控制模式信号;以及一PMOS电晶体,连接于一电源电压与该史密特触发器之该输出端之间,其闸极连接至该反相器之一输出端。9.一种操作于一类比模式与一数位模式之输入/输出缓冲器,包括:一垫;一数位信号线,包括连接至该垫之一第一传输闸;一类比信号线,包括连接至该垫之一第二传输闸;一类比/数位模式控制器,设定在该类比模式下之该数位信号线之一输出电位;以及一传输闸控制器,当该垫之一信号电压超过一参考电压时,其控制该第一与第二传输闸。10.如申请专利范围第9项所述之输入/输出缓冲器,其中该数位信号线更包括:一第一电阻,连接于该垫与该第一传输闸之间;一输出驱动器,具有连接至该第一传输闸之一输出端;一史密特触发器,具有连接至该第一传输闸之一输入端;以及一输入驱动器,具有连接至该史密特触发器之一输出端之一输入端。11.如申请专利范围第10项所述之输入/输出缓冲器,其中该类比信号线包括连接于该垫与该第二传输闸间之一第二电阻。12.如申请专利范围第11项所述之输入/输出缓冲器,更包括连接至该垫之一定电压容忍单元,其中该定电压容忍单元包括串联于一电源电压与该接地电压间之第一与第二PMOS电晶体,该第一PMOS电晶体具有连接至该垫之一闸极,该第二PMOS电晶体具有连接至该电源电压之一闸极。13.如申请专利范围第12项所述之输入/输出缓冲器,其中该电源电压是一第二电源电压,以及其中该类比/数位模式控制器包括:一第一反相器,接收一类比/数位控制模式信号;一第三PMOS电晶体,连接于该第二电源电压与该史密特触发器之一输出端之间,其闸极连接至该第一反相器之一输出端;一第二反相器,接收该第一反相器之一输出;一电位移位器,移位该第一反相器之该输出之一振幅摆动;一第四PMOS电晶体,具有连接至一第一电源电压之一源极与连接至该第二反相器之一输出之一闸极;以及一第五PMOS电晶体,具有连接至该第二电源电压之一源极,连接至该第四PMOS电晶体之一汲极之一汲极,以及连接至该电位移位器之一输出之一闸极。14.如申请专利范围第13项所述之输入/输出缓冲器,其中该传输闸控制器包括:一第六PMOS电晶体,连接至一井偏压,具有连接至该垫之一源极与连接至该第类比/数位控制器之该第四PMOS电晶体之该汲极之一闸极;一第一NMOS电晶体,具有连接至该第六PMOS电晶体之一汲极之一汲极与连接至该第二电源电压之一闸极;以及一第二NMOS电晶体,具有连接至该第一NMOS电晶体之一源极之一汲极,连接至该接地电压之一源极,以及连接至该类比/数位控制器之该第二反相器之该输出端之一闸极。15.如申请专利范围第14项所述之输入/输出缓冲器,其中该第一传输闸包括:一第三NMOS电晶体,连接于该第一电阻与该史密特触发器间,其闸极连接至该第二电源电压;以及一第七PMOS电晶体,连接至该井偏压以及连接于该第一电阻与该史密特触发器间,其闸极连接至该传输闸控制器之该第六PMOS电晶体之该汲极。16.如申请专利范围第14项所述之输入/输出缓冲器,其中该第二传输闸包括:一第三NMOS电晶体,连接于该第二电阻与一内部类比信号节点之间,其闸极连接至该第二电源电压;以及一第七PMOS电晶体,连接至该井偏压以及连接于该第二电阻与该史密特触发器间,其闸极连接至该传输闸控制器之该第一PMOS电晶体之该汲极。17.如申请专利范围第10项所述之输入/输出缓冲器,其中该输出驱动器包括串联于一电源电压与该接地电压间之一PMOS电晶体与一NMOS电晶体,该PMOS电晶体与该NMOS电晶体具有连接至一内部输出信号与一互补内部输出信号之闸极以及连接于该第一传输闸与该史密特触发器间之汲极。图式简单说明:第1图是本发明第一实施例之类比/数位输入/输出电路;以及第2图是本发明第二实施例之类比/数位输入/输出电路。 |
