| 主权项 |
1.一种避免产生寄生电容之虚拟焊料凸块结构(parasitic capacitance-preventing dummy solder bump),该虚拟焊料凸块结构系形成于一基底上,该虚拟焊料凸块结构包含有:至少一形成于该基底表面之导电层;一形成于该基底表面并覆盖于该导电层上之介电层(dielectric layer);一形成于该介电层表面之覆晶球下金属层(underbump metallurgy layer,UBM layer);以及一形成于该覆晶球下金属层上之焊料凸块(solderbump)。2.如申请专利范围第1项之虚拟焊料凸块结构,其中该基底系为一半导体晶片,且该半导体晶片中另形成有一积体电路,而该介电层至少包含有一由化学气相沉积(chemical vapor deposition,CVD)制程所形成之沉积层,用来当作保护层。3.如申请专利范围第2项之虚拟焊料凸块结构,其中该沉积层系包含有氮化矽或氧化矽。4.如申请专利范围第1项之虚拟焊料凸块结构,其中该覆晶球下金属层系由一溅镀(sputtering)制程所形成之金属层所构成。5.如申请专利范围第1项之虚拟焊料凸块结构,其中该介电层表面另形成有复数个焊料凸块结构。6.如申请专利范围第5项之虚拟焊料凸块结构,其中各该焊料凸块结构均系包含有:一形成于该介电层表面之金属垫(metal pad);一形成于该金属垫表面之覆晶球下金属层(UBM layer);以及一形成于该覆晶球下金属层上之焊料凸块(solderbump)。7.如申请专利范围第6项之虚拟焊料凸块结构,其中各该焊料凸块结构均另包含有至少一介层插塞(viaplug),用来电连接各该焊料凸块结构与其下方相对应之该导电层。8.如申请专利范围第5项之虚拟焊料凸块结构,其中该焊料凸块结构系设于该基底表面之中央区域,而该等虚拟焊料凸块结构则系设于该基底表面之外围区域并环绕有至少一前述之该焊料凸块结构。9.如申请专利范围第1项之虚拟焊料凸块结构,其中该虚拟焊料凸块结构系用来增进该基底后续之封装(packaging)制程中之液态底部密封物(underfill liquidcompound)的流性稳定。10.一种于一基底表面形成焊料凸块的方法,该基底表面包含有一第一区域、一第二区域以及至少一导电层,该方法包含有下列步骤:于该基底表面形成一介电层并覆盖于该导电层上;形成至少一贯穿该第一区域内之该介电层并电连接该导电层之介层插塞(via plug);形成至少一电连接该介层插塞之金属垫;进行一覆晶球下金属层制程,以于该第一区域内之该金属垫表面以及该第二区域内之该介电层表面各形成至少一覆晶球下金属层;以及于各该覆晶球下金属层上分别形成一焊料凸块(solder bump)。11.如申请专利范围第10项之方法,其中该介电层上另包含有一保护层。12.如申请专利范围第11项之方法,其中构成该介电层以及该保护层之材料包含有氮化矽或氧化矽。13.如申请专利范围第10项之方法,其中构成该介层插塞之材料包含有钛、氮化钛、钨(tungsten)、铝、铜或铜铝合金。14.如申请专利范围第10项之方法,其中该覆晶球下金属层系由一溅镀(sputtering)制程所形成。15.如申请专利范围第10项之方法,其中形成于该第二区域内之该焊料凸块系用来作为一虚拟焊料凸块,以增进该基底后续之封装(packaging)制程中之液态底部密封物(underfill liquid compound)的流性稳定。16.如申请专利范围第10项之方法,其中该基底系为一半导体晶片,且该半导体晶片中另形成有一积体电路。17.如申请专利范围第10项之方法,其中该第一区域系为该基底表面之中央区域,而该第二区域则为该基底表面之外围区域。图式简单说明:图一至图四为习知焊料凸块结构的制作方法示意图。图五至图九为本发明避免产生寄生电容之焊料凸块结构的制作方法示意图。 |
