动态逻辑寄存器

摘要

一动态逻辑寄存器，包含一动态电路、一延迟反向器、一锁定电路以及一维持电路。当一时钟信号为低准位时，此动态逻辑电路会预充一预充节点，而当此时钟信号转为一高准位时，则会运算一功能来控制此预充节点的状态。该延迟反向器提供一反向及延迟的时钟信号。而该锁定电路在一运算周期期间，依据该预充节点来控制一输出节点的状态，其中该运算周期会在时钟信号转为高准位时开始，而会在下次反向延迟时钟信号转为低准位时结束。此锁定电路显示一三态状态至输出节点上，且该维持电路在各个运算周期之间维持输出节点的状态。该寄存器其设定时间可趋近为零且其数据－输出的时间很短，故速度非常快，且可被使用在一管线系统的各级电路之间。

主权项

1.一种动态逻辑寄存器，其特征在于，包含：一操作数件互补对，相对应到一时钟信号；一动态求值器，其在一预充节点上耦接在该操作数件互补对之间，其根据至少一输入的数据信号来运算一功能；一延迟反向逻辑，用以接收该时钟信号且输出一运算完整信号其为该时钟信号的一延迟及反向的形式；一锁定逻辑，相对应到该时钟信号、该运算完整信号以及该预充节点，其在该时钟信号的一操作边缘及该运算完整信号的下一边缘之间的一运算周期期间，根据该预充节点的状态来控制一输出节点的状态，否则，在该输出节点上呈现一三态状态；以及一维持电路耦接至该输出节点。