| 主权项 |
1.一种用以连接积体电路的基材,其至少包含:一基材顶面,具有至少一标准图案阵列之接触形成于其上,以及,一图案介电层,安排于该顶面上,该有图案介电层被作出图案,以包围并彼此隔离开一次组标准图案阵列之接触,其中,一导电接触内连线件系安排在该顶面上并电气连接至少部份之该阵列接触,该接触内连线件系由该至少一阵列中之接触位置的至少一选定位置位移,及该有图案介电层覆盖该至少一选择位置,其中在顶面之选定位置之积体电路接触系与位在选定位置之接触阵列之接触隔离开。2.如申请专利范围第1项所述之基材,其中上述之接触内连线件系由包围该至少一选定位置之闭合曲线中之至少一选定位置位移开,其中,该介电层在该闭合曲线内之该至少一选定位置处有一下凹。3.如申请专利范围第1项所述之基材,其中安排在顶面及电气连接至一次组接触之该导电内连线件延伸通过至少一其所未连接之未连接接触。4.如申请专利范围第3项所述之基材,其中上述之导电内连线件形成一闭合曲线,包围住该至少一未连接接触。5.如申请专利范围第4项所述之基材,其中上述之导电内连线件形成一六角形,包围住该至少一未连接接触。6.如申请专利范围第4项所述之基材,其中上述之导电内连线件形成一四边形,包围住该至少一未连接接触。7.一种用以连接积体电路的基材,其具有一基材顶面,具有至少一标准图案阵列之接触形成于其上及一图案化介电层安排于该顶面上,该图案化介电层系作出图案以包围并隔离开一次组之标准图案阵列之接触,其中该图案化之介电层覆盖该至少一选定位置,其中一在该顶面之选定位置的积体电路接触系与位在该选定位置之阵列接触之一接触隔绝。8.如申请专利范围第7项所述之基材,其中上述之图案化介电质系为一形成一闭合曲线之导电内连线件所闭合,该曲线包围该至少一未连接接触。9.如申请专利范围第8项所述之基材,其中上述之导电内连线件形成一六角形,包围住该至少一未连接接触。10.如申请专利范围第9项所述之基材,其中上述之导电内连线件形成一四边形,包围住该至少一未连接接触。11.一种制造一基材的方法,该基材用以连接具有一基材顶面之积体电路,具有至少一标准图案阵列之接触形成于其上及一图案介电层安排于该顶面上,该方法至少包含步骤:提供一组内连线给一基材,该内连线连接至少部份之标准图案阵列之接触,形成一导电接触内连线件安排于该顶面上并电气连接该至少阵列接触之部份,该接触内连线件系由在该至少一阵列中之接触位置的至少一选定位置位移开;对一介电层作出图案,以包围并与该标准图案阵列之接触的一次组分隔,并覆盖该至少一选定位置,其中在一IC之底面上之一积体电路接触在该顶面之选定位置处系与位在该选定位置之阵列接触之接触隔离。12.如申请专利范围第11项所述之方法,其中上述之接触内连线件系位移开在一包围住该至少一选定位置之闭合曲线中的该至少一选定位置。13.如申请专利范围第11项所述之方法,其中上述之介电层在该至少一选定位置之闭合曲线内具有一下凹。图式简单说明:第1图为依据本发明之结构的俯视图。第2图为第1图之剖面图。第3图为对应于第2图之先前技艺之剖面图。 |
