| 主权项 |
1.一种减少LPC控制主机的LDRQ输入脚位数目之方法,该LPC控制主机系串接至少一周边装置,且该周边装置系包含一LDRQ控制装置,该方法系包括下列步骤:于一第一时段,将输入至该LDRQ控制装置之LDRQ讯号作解码处理后得到DRQ讯号;于一第二时段,将上一级输入之该DRQ讯号与本身之DRQ讯号做优先权之仲裁;及于一第三时段,将经过优先权仲裁得到的该DRQ讯号,经编码处理后之LDRQ讯号输出至下一级串接周边装置或该LPC控制主机之LDRQ输入脚位。2.如申请专利范围第1项所述之减少LPC控制主机的LDRQ输入脚位数目之方法,其中在该第一时段步骤中,系利用一解码电路装置对该LDRQ讯号进行解码处理。3.如申请专利范围第1项所述之减少LPC控制主机的LDRQ输入脚位数目之方法,其中在该第一时段步骤中该LDRQ控制装置输入之LDRQ讯号,为前一级串接周边装置输出之LDRQ讯号。4.如申请专利范围第1项所述之减少LPC控制主机的LDRQ输入脚位数目之方法,其中在该第二时段步骤中,系利用一DRQ控制电路装置对该DRQ讯号做优先权之仲裁。5.如申请专利范围第1项所述之减少LPC控制主机的LDRQ输入脚位数目之方法,其中该本身之DRQ讯号,为直接存取记忆体或滙流排主控器要求之DRQ讯号。6.如申请专利范围第1项所述之减少LPC控制主机的LDRQ输入脚位数目之方法,其中该第二时段步骤之DRQ讯号之优先权之仲裁,系以该上一级串接周边装置与该本身装置之功能重要性决定。7.如申请专利范围第1项所述之减少LPC控制主机的LDRQ输入脚位数目之方法,其中在该第三时段步骤中,系利用一编码电路装置对该DRQ讯号进行编码处理。8.如申请专利范围第1项所述之减少LPC控制主机的LDRQ输入脚位数目之方法,系可用于复数个与LPC控制主机串接之周边装置上。9.如申请专利范围第8项所述之减少LPC控制主机的LDRQ输入脚位数目之方法,其中该复数个与LPC控制主机串接之周边装置的串接排列顺序系可以依其功能重要性排列。10.如申请专利范围第1项所述之减少LPC控制主机的LDRQ输入脚位数目之方法,其中该LPC控制主机只需一LDRQ输入脚位。11.如申请专利范围第1项所述之减少LPC控制主机的LDRQ输入脚位数目之方法,其中该LDRQ讯号及该DRQ讯号之输出输入讯号为二进位码。12.一种减少LPC控制主机的LDRQ输入脚位数目之装置,该装置系为一LDRQ控制装置,该LPC控制主机系串接至少一周边装置,该LDRQ控制装置系装设于该周边装置内,主要构造系包括有:一解码电路装置,将输入之LDRQ讯号作解码转换为DRQ讯号;一控制电路装置,将输入之DRQ讯号和该本身之DRQ讯号做优先权之仲裁;及一编码电路装置,将输入之DRQ讯号作编码转换为LDRQ讯号,将该LDRQ讯号输出至该下一级串接周边装置或该LPC控制主机之LDRQ输入脚位。13.如申请专利范围第12项所述之减少LPC控制主机的LDRQ输入脚位数目之装置,其中该解码电路装置,系将该LDRQ讯号还原被编码之讯号。14.如申请专利范围第12项所述之减少LPC控制主机的LDRQ输入脚位数目之装置,系可用于复数个与LPC控制主机串接之周边装置上。15.如申请专利范围第14项所述之减少LPC控制主机的LDRQ输入脚位数目之装置,其中该复数个与LPC控制主机串接之周边装置的串接排列顺序系可以依其功能重要性排列。16.如申请专利范围第12项所述之减少LPC控制主机的LDRQ输入脚位数目之装置,其中该LPC控制主机只需一LDRQ输入脚位。图式简单说明:第一图系为习知LPC控制主机的LDRQ连接之方块示意图;第二图系为本发明之一较佳实施例之方块示意图;及第三图系为本发明之另一较佳实施例之方块示意图。 |
