| 主权项 |
1.一种记忆装置,其包括:复数个资料输出电路,其个别的资料输出电路皆被配置成用以从个别的内部资料线中来接收资料,而且个别的资料输出电路都会被耦合至个别的资料输入/输出接脚;以及一资料输出控制电路,其可运作叫回应一外加控制信号来选择启动该等复数个资料输出电路子集,以便驱动其个别对应的资料输入/输出接脚。2.如申请专利范围第1项之记忆装置,其中该资料输出控制电路可运作以选择让该等复数个资料输出电路子集于其个别对应的资料输入/输出接脚上表现出高阻抗値。3.如申请专利范围第1项之记忆装置,其中该资料输出控制电路包括:一命令解码器,其可运作以回应第一外加控制信号来产生测试模式命令信号及读取命令信号;以及一被耦合至该命令解码器的资料输出选择电路,其可运作以回应该等测试模式命令信号、该等读取命令信号、以及第二外加控制信号来选择启动该等复数个资料输出电路子集。4.如申请专利范围第3项之记忆装置:其中该资料输出选择电路包括:一资料输出控制器电路,其系被配置成用以接收复数个群组控制信号,并且可运作以回应该等群组控制信号中个别的信号来产生个别的输出控制信号;以及复数个写入禁止信号输入缓冲器电路,个别的写入禁止信号输入缓冲器电路系被配置成用以接收复数个外加写入禁止信号中个别的信号,并且可运作以从中来产生该等群组控制信号中个别的信号;以及其中该等复数个资料输出电路个别的子集可被配置成用以接收该等输出控制信号的个别信号,并且可运作以回应该等信号而被启动及被取消。5.如申请专利范围第4项之记忆装置,其中该资料输出控制器电路包括:一第一资料输出控制器电路,其可回应该命令解码器所产生的读取命令信号用以将一启动信号送至所有该等复数个资料输出电路;一第二资料输出控制器电路,其可接收第一群组控制信号并且产生该等复数个资料输出电路中第一子集的第一群组启动信号;以及一第三资料输出控制器电路,其可接收第二群组控制信号并且产生该等复数个资料输出电路中第二子集的第二群组启动信号。6.如申请专利范围第4项之记忆装置,其中该资料输出控制电路进一步包括一写入禁止信号输入缓冲器控制电路,其可运作以回应该命令解码器所产生的测试模式命令信号用以启动该等复数个写入禁止信号输入缓冲器电路。7.如申请专利范围第6项之记忆装置,其中该写入禁止信号缓冲器控制电路进一步包括:一控制信号产生器电路,其可回应来自该命令解码器的资料写入命令信号用以输出一写入禁止信号缓冲器控制信号;以及一逻辑电路,其可逻辑组合该写入禁止信号缓冲器控制信号及该测试模式信号,并且回应以将一写入禁止信号缓冲器启动信号送至该等复数个写入禁止信号输入缓冲器电路。8.如申请专利范围第7项之记忆装置,其中该等复数个写入禁止信号输入缓冲器电路中之一写入禁止信号输入缓冲器电路包括:一电压比较电路,其可回应一第一写入禁止缓冲器启动信号的第一状态用以比较一写入禁止信号以及一参考电压,并且回应该比较结果以输出一第一群组控制信号;以及一输出控制电路,其可回应该第一写入禁止信号缓冲器控制信号的第二状态用以将该第一群组控制信号强制变成一信号接地电压。9.如申请专利范围第4项之记忆装置,其中该等复数个资料输出电路中之一资料输出电路包括:一资料输入/输出(DQ)缓冲器电路,其系被配置成接收来自一内部资料线的资料以及来自该资料输出控制器电路的输出控制信号,并且可运作以回应该等信号用以产生一同步于该外部时脉信号的同步资料信号;以及一驱动器电路,其可回应该同步资料信号用以驱动一输入/输出接脚。10.如申请专利范围第1项之记忆装置,其系被配置成用以作为一双倍资料率同步动态随机存取记忆体(DDR SDRAM)。11.一种测试记忆装置的方法,该记忆装置包括复数个资料输出电路,个别的资料输出电路皆被配置成用以从个别的内部资料线中来接收资料,而且个别的资料输出电路都会被耦合至记忆装置之个别的资料输入/输出接脚,该方法包括:将一控制信号送至该记忆装置,用以选择启动该等复数个资料输出电路子集,用以驱动其个别对应的资料输入/输出接脚中的负载。12.如申请专利范围第11项之方法,其进一步包括:以相同的方式将被耦合至该等复数个资料输出电路中个别的第一与第二子集中之第一与第二资料输出电路的输入/输出接脚连接至一外部资料线;以及回应该控制信号以交替地启动该等第一与第二资料输出电路,用以利用来自该记忆装置中第一与第二不同的内部资料线中的资料以驱动该外部资料线。13.如申请专利范围第12项之方法,其中当该第二资料输出电路被启动之后,该第一资料输出电路便可于该外部资料线上表现出高阻抗値。14.如申请专利范围第12项之方法,其中回应该控制信号以交替地启动该等第一与第二资料输出电路用以利用来自该记忆装置中第一与第二不同的内部资料线中的资料以驱动该外部资料线包括:从该记忆装置的命令解码器中产生一测试模式命令信号;回应该测试模式命令信号以启动该记忆装置中复数个写入禁止信号输入缓冲器;从该命令解码器中产生一第一读取命令信号;转换该记忆装置中第一写入禁止缓冲器之输入处的第一写入禁止信号;回应该第一读取命令信号以及回应该第一写入禁止信号的转换结果以启动该等复数个资料输出电路中的第一子集,从而利用来自第一组内部资料线的资料来驱动一集外部资料线;从该命令解码器中产生一第二读取命令信号;转换第二写入禁止缓冲器之输入处的第二写入禁止信号;回应该第二读取命令信号以及回应该第二写入禁止信号的转换结果以启动该等复数个资料输出电路中的第二子集,从而利用来自第二集内部资料线的资料来驱动该集外部资料线。图式简单说明:图1为惯用的DDR SDRAM与一测试仪器的连接方块图。图2为图1所示之DDR SDRAM的内部电路的方块图。图3为图2所示之DDR SDRAM的内部电路的主要输入/输出信号的时序图。图4为根据本发明部份具体实施例的DDR SDRAM的内部电路方块图。图5为图4所示之内部电路的示范作业的时序图。图6为根据本发明部份具体实施例供图4之电路使用的写入禁止信号输入缓冲器控制器范例的方块图。图7为根据本发明部份具体实施例供图4之电路使用的第一与第二写入禁止信号输入缓冲器范例的方块图。图8为根据本发明部份具体实施例供图4之电路使用的第二与第三输出控制器范例的方块图。图9为根据本发明部份具体实施例供图4之电路使用的第一与第二DQ缓冲器范例以及第一与第二驱动器范例的方块图。图10为根据本发明部份具体实施例之DDR SDRAM与一测试仪器的连接方块图。图11为根据本发明部份具体实施例之DDR SDRAM的示范测试作业的流程图。图12为根据本发明进一步具体实施例之DDR SDRAM的示范测试作业的流程图。 |
