| 主权项 |
1.一种覆晶式半导体装置制法,系包括:提供一表面具有绝缘层之半导体晶片,且该绝缘层系外露出该晶片之电性连接端;提供一表面具有薄化绝缘层之基板,且该薄化绝缘层系外露出该基板之电性连接端;以及进行该晶片及基板表面之活化制程与接合,以使该晶片与基板之对应电性连接端相互电性导接。2.如申请专利范围第1项之覆晶式半导体装置制法,其中,该表面具有绝缘层之半导体晶片制法,系包括:提供一具有复数半导体晶片之晶圆;在该晶圆表面具有复数电性连接端之一侧形成一绝缘层,且该绝缘层系外露出该晶圆之电性连接端;以及对该晶圆进行切割,以形成复数个具有电性连接端与绝缘层之半导体晶片。3.如申请专利范围第1项之覆晶式半导体装置制法,其中,该表面具有薄化绝缘层之基板制法,系包括:提供一具有复数电性连接端之基板;在该基板具复数电性连接端之表面上形成一绝缘层;以及对该绝缘层进行薄化制程,藉以显露出该基板之电性连接端。4.如申请专利范围第1、2或3项之覆晶式半导体装置制法,其中,于该晶片及基板表面进行活化制程前,可先对该晶圆及基板之电性连接端及绝缘层表面进行平坦化。5.如申请专利范围第4项之覆晶式半导体装置制法,其中,于该平坦化制程后,可对该晶圆及基板表面进行洁净程序,以去除其表面之氧化层,俾提升后续活化制程品质。6.如申请专利范围第1项之覆晶式半导体装置制法,其中,该晶片及基板表面之活化制程与接合系可在真空状态下进行。7.如申请专利范围第1项之覆晶式半导体装置制法,其中,该活化制程系可藉由电浆(Plasma)、反应离子蚀刻(Reactive ionic etching, RIE)及离子金属电浆(Ionmetal plasma, IMP)制程其中一方式进行,以使该基板及晶片间欲进行接合之表面呈现奈米等级之原子及分子结构。8.如申请专利范围第1或3项之覆晶式半导体装置制法,其中,该基板绝缘层系与基板电性连接端周缘紧密接合,并经薄化制程后藉以显露出该基板电性连接端之上表面。9.如申请专利范围第1或2项之覆晶式半导体装置制法,其中,该晶片表面形成有绝缘层,该绝缘层系与晶片电性连接端周缘紧密接合,并显露出该晶片电性连接端之上表面。10.如申请专利范围第1或3项之覆晶式半导体装置制法,其中,该基板可为单层、双层及多层电路板之其中一者11.如申请专利范围第1项之覆晶式半导体装置制法,其中,该基板与晶片间之接合系可在常温真空下进行。12.一种覆晶式半导体装置,系包括:一基板,其表面具有复数之电性连接端;以及至少一半导体晶片,其表面具有复数之电性连接端,以藉由覆晶方式接合并电性导接至该基板对应之电性连接端,其中,该基板与晶片之接合面系经由表面活化制程以有效接合一起。13.如申请专利范围第12项之覆晶式半导体装置,其中,该活化制程系可藉由电浆(Plasma)、反应离子蚀刻(Reactive ionic etching, RIE)及离子金属电浆(Ion metalplasma, IMP)制程其中一方式进行,以使该基板及晶片间欲进行接合之表面呈现奈米等级之原子或分子结构。14.如申请专利范围第12项之覆晶式半导体装置,其中,该基板表面形成有绝缘层,该绝缘层系与基板电性连接端周缘紧密接合,并经薄化制程后藉以显露出该基板电性连接端之上表面。15.如申请专利范围第12项之覆晶式半导体装置,其中,该晶片表面形成有绝缘层,该绝缘层系与晶片电性连接端周缘紧密接合,并显露出该晶片电性连接端之上表面。16.如申请专利范围第12项之覆晶式半导体装置,其中,该基板可为单层、双层及多层电路板之其中一者。图式简单说明:第1图系习知在半导体晶片之焊垫上形成有金属凸块之剖面示意图;第2图系习知在基板之预焊锡焊垫上形成预焊锡凸块之剖面示意图;第3图系习知覆晶式半导体封装件之剖面示意图;以及第4A至4G图系本发明之覆晶式半导体装置制法之示意图。 |
