| 主权项 |
1.一种记忆体状态显示电路,包括:一指令分析电路,耦接至一指令滙流排,用以接收并分辨一指令讯号,该指令讯号包含多数个控制指令,该指令分析电路分别依照该些控制指令以输出相对应之多数个指令资讯;一暂存器组,耦接至该指令分析电路,其中该暂存器组包含多数个暂存器,该些暂存器其中之一接收并储存相对应之该些指令资讯其中之一;以及一显示电路,耦接至该暂存器组,用以显示储存于该些暂存器中之该些指令资讯。2.如申请专利范围第1项所述之记忆体状态显示电路,其中该些指令资讯分别指出相对应之该些控制指令其中之一于单位时间内所发生之频率。3.如申请专利范围第1项所述之记忆体状态显示电路,其中该指令分析电路更耦接至一位址滙流排,用以同时接收并分析该指令讯号以及一位址讯号,以输出一记忆体模式设定资讯,以及该暂存器组更于其中该些暂存器之一接收并储存该记忆体模式设定资讯,并且该显示电路更显示储存于该些暂存器中之该记忆体模式设定资讯。4.如申请专利范围第1项所述之记忆体状态显示电路,其中该显示电路系以发光二极体依次显示该暂存器组所储存之资讯。5.如申请专利范围第1项所述之记忆体状态显示电路,其中该显示电路系以液晶显示器显示该暂存器组所储存之资讯。6.如申请专利范围第1项所述之记忆体状态显示电路,其系应用于一记忆体模组中。7.如申请专利范围第6项所述之记忆体状态显示电路,其中该记忆体模组系为动态随机存取记忆体模组(DRAM module)。8.如申请专利范围第6项所述之记忆体状态显示电路,其中该记忆体模组系为同步动态随机存取记忆体模组(SDRAM module)。9.一种可显示之记忆体模组,用以即时显示该记忆体模组之一工作状态,该记忆体模组包括:一记忆体,耦接至一资料滙流排、一位址滙流排以及一指令滙流排,用以接收一资料讯号、一位址讯号以及一指令讯号,并且依照该位址讯号以及该指令讯号而储存该资料讯号;以及一记忆体状态显示电路,耦接至该指令滙流排,用以接收并且依据该指令讯号以显示该记忆体模组之该工作状态。10.如申请专利范围第9项所述之可显示之记忆体模组,其中该记忆体状态显示电路包括:一指令分析电路,耦接至该指令滙流排,用以接收并分辨该指令讯号,其中该指令讯号包含多数个控制指令,该指令分析电路分别依照该些控制指令以输出相对应之多数个指令资讯;一暂存器组,耦接至该指令分析电路,其中该暂存器组包含多数个暂存器,该些暂存器其中之一接收并储存相对应之该些指令资讯其中之一;以及一显示电路,耦接至该暂存器组,用以显示储存于该些暂存器中之该些指令资讯。11.如申请专利范围第10项所述之可显示之记忆体模组,其中该些指令资讯分别指出相对应之该些控制指令其中之一于单位时间内所发生之频率。12.如申请专利范围第10项所述之可显示之记忆体模组,其中该记忆体状态显示电路更耦接至该位址滙流排,以及该指令分析电路更同时接收并分析该指令讯号以及该位址讯号以输出一记忆体模式设定资讯,而该暂存器组更于其中该些暂存器之一接收并储存该记忆体模式设定资讯,并且该显示电路更显示储存于该些暂存器中之该记忆体模式设定资讯。13.如申请专利范围第10项所述之可显示之记忆体模组,其中该显示电路系以发光二极体依次显示该暂存器组所储存之资讯。14.如申请专利范围第10项所述之可显示之记忆体模组,其中该显示电路系以液晶显示器显示该暂存器组所储存之资讯。15.如申请专利范围第9项所述之可显示之记忆体模组,其中该记忆体系为动态随机存取记忆体(DRAM)。16.如申请专利范围第9项所述之可显示之记忆体模组,其中该记忆体系为同步动态随机存取记忆体(SDRAM)。图式简单说明:图1是依照本创作一较佳实施例绘示的一种电脑系统之部份电路方块图。图2是依照本创作一较佳实施例绘示的一种记忆体状态显示电路方块图。 |
