高速低功耗乘法器的对称分割算法及电路结构

摘要

本发明是一种高速低功耗高位数乘法器的算法及其实现结构，这种乘法器基于高位数乘法运算的分割算法，将多位乘法运算分割后用低位数的乘法器来实现，并采用多相时钟技术构成局部自定时系统在一个时钟周期内完成整个运算。该乘法器经仿真验证，算法可靠，对于高位数和超高位数乘法运算的快速实现，提出了全新的解决办法。同时，由于分割后采用低位数乘法器，相比于传统多位数乘法器的实现方法，具有高速度，低功耗，小面积的特点。本发明可广泛应用于通用和专用高性能数字信号处理集成电路中。

主权项

1、一种高速低功耗乘法器的对称分割算法，其特征在于，包括如下步骤：步骤S1：N位的两个乘法运算操作数送入乘法器的两个输入端；步骤S2：两个N位乘法运算操作数对称分割为原位宽的一半，即N位的操作数分割成N/2位高位和N/2位低位进行运算；步骤S3：两个乘数的高N/2位与高N/2位相乘、低N/2位与低N/2位相乘；步骤S4：按照从左到右的顺序，高位乘积的结果之后拼接低位乘积结果，形成2N位的初步运算结果，并保存备用；步骤S5：两个乘数的高N/2位与低N/2位交叉相乘；步骤S6：交叉相乘得到的两个N位部分积结果相加；步骤S7：两个N位部分积加运算结果的最低位，与步骤S4得到的拼接结果右起第N/2位对齐，两数相加，得到最终的乘法结果；步骤S8：在时钟控制下，最终的乘法运算结果输出；本发明的算法采用操作数对称分割之后，再进行小位数乘法的运算方式，使用多步骤实现高位数的乘法运算，本发明对应的电路结构可以在一个全局时钟周期内完成所有步骤的操作。