| 主权项 |
1.一种半导体装置,其具有:第1导电型半导体层(1.112);第2导电型之第1杂质区(31.312),形成于上述半导体层之主表面且具有第1杂质浓度峰値;第1导电型之第2杂质区(43),形成于上述半导体层主表面形成上述第1杂质区的平面区域内且在比上述第1杂质浓度峰値浅的部分具有第2杂质浓度峰値;第2导电型之第3杂质区(35.351),在上述半导体层主表面形成上述第1杂质区的平面区域内形成包围上述第2杂质区且在比上述第1杂质浓度峰値浅的部分具有第3杂质浓度峰値;第2导电型之第4杂质区(32.321.322),形成于与上述半导体层主表面的第1杂质区隔开的区域且具有第4杂质浓度峰値;第1导电型之第5杂质区(41),形成于上述半导体层主表面形成上述第4杂质区的平面区域内且在比上述第2和上述第4杂质浓度峰値浅的部分具有第5杂质浓度峰値;第2导电型之第6杂质区(33),在上述半导体层主表面形成上述第4杂质区的平面区域内形成包围上述第5杂质区且在比上述第4杂质浓度峰値浅的部分具有第6杂质浓度峰値;形成于上述第2杂质区之主表面的第2导电型之第1场效元件;以及形成于上述第5杂质区之主表面的第2导电型之第2场效元件。2.如申请专利范围第1项之半导体装置,其中,在距离上述半导体层(1)的主表面的深度大致相同处,形成上述第1杂质浓度峰値和上述第4杂质浓度峰値。3.如申请专利范围第1项之半导体装置,其中上述第4杂质浓度峰値,形成得比上述第1杂质浓度峰値浅。4.如申请专利范围第1项之半导体装置,其更具有:第1导电型之第9杂质区(44),形成于与上述半导体层(1)主表面的上述第1和第4杂质区(31.32)不同的区域,且在与上述第2杂质浓度峰値大致相同的深度具有第9杂质浓度峰値;第1导电型之第10杂质区(42),形成于与上述半导体层主表面的上述第1.上述第4和上述第9杂质区不同的区域,且在与上述第5杂质浓度峰値大致相同的深度具有第10杂质浓度峰値;第2导电型之第11杂质区,形成于与上述半导体层主表面的上述第1.上述第4.上述第9和上述第10杂质区不同的区域,且在与上述第5杂质浓度峰値大致相同的深度具有第11杂质浓度峰値;第2导电型之第12杂质区(34),形成于与上述半导体层主表面的上述第1.上述第4.上述第9.上述第10和上述第11杂质区不同的区域,且在与上述第2杂质浓度峰値大致相同的深度具有第12杂质浓度峰値;形成于上述第9杂质区之主表面的第2导电型之第3场效元件;形成于上述第10杂质区之主表面的第2导电型之第4场效元件;形成于上述第11杂质区之主表面的第1导电型之第5场效元件;以及形成于上述第12杂质区之主表面的第1导电型之第6场效元件。5.如申请专利范围第1项之半导体装置,其更具有:第1导电型之第9杂质区(44),形成于与上述半导体层(1)主表面的上述第1和第4杂质区(31.32)不同的区域,且在与上述第2杂质浓度峰値大致相同的深度具有第9杂质浓度峰値;第1导电型之第10杂质区(42),形成于与上述半导体层主表面的上述第1.上述第4和上述第9杂质区不同的区域,且在与上述第5杂质浓度峰値大致相同的深度具有第10杂质浓度峰値;第2导电型之第11杂质区(34),形成于与上述半导体层主表面的上述第1.上述第4.上述第9和上述第10杂质区不同的区域,且具有第11杂质浓度峰値;形成于上述第9杂质区之主表面的第2导电型之第3场效元件;形成于上述第10杂质区之主表面的第2导电型之第4场效元件;形成于上述第11杂质区之主表面的第1导电型之第5场效元件;以及在与上述第5杂质浓度峰値大致相同的深度存在上述第3.第6和第11杂质浓度峰値。6.如申请专利范围第1项之半导体装置,其更具有:第1导电型之杂质区(431.432),形成于夹在上述半导体层(1)主表面的上述第2杂质区(31.43)与上述第3杂质区(35)之间的区域,且在比第2杂质浓度峰値浅的部分具有杂质浓度峰値;以及形成于该杂质区的第2导电型元件。7.如申请专利范围第1项之半导体装置,其更具有配置在上述半导体层(112)的其他主表面且具有比上述半导体层高的杂质浓度的其他半导体层(111)。8.一种半导体装置,其具有:第1导电型之半导体层(1);第2导电型之第1杂质区(31),形成于上述半导体层的主表面且具有第1杂质浓度峰値;第1导电型之第2杂质区(43),配置成在形成上述第1杂质区的上述半导体层之主表面包围全部上述第1杂质区,且在比上述第1杂质浓度峰値浅的部分具有第2杂质浓度峰値;第1导电型之第3杂质区(432),在夹在上述半导体层主表面的上述第1杂质区与上述第2杂质区之间的区域形成包围上述第2杂质区,且在比上述第2杂质浓度峰値浅的部分具有第3杂质浓度峰値;以及形成于上述第2杂质区主表面的第2导电型之第1场效元件。9.如申请专利范围第8项之半导体装置,其中上述第2杂质区(43)与上述第3杂质区(432)之间不介入第2导电型的杂质区。10.如申请专利范围第8项之半导体装置,其更具有:第1导电型之第4杂质区(44),形成于与半导体层主表的第1杂质区不同的区域,且在与第2杂质浓度峰値大致相同的深度具有第4杂质浓度峰値;第1导电型之第5杂质区(41.42),形成于与上述半导体层主表面的上述第1和上述第4杂质区不同的区域,且在比上述第2和第4杂质浓度峰値浅的部分具有第5杂质浓度峰値;第2导电型之第6杂质区(33.34),形成于与上述半导体层主表面的上述第1.上述第4和上述第5杂质区不同的区域,且在与上述第5杂质浓度峰値大致相同的深度具有第6杂质浓度峰値;第2导电型之第7杂质区(36),形成于与上述半导体层主表面的上述的第1和上述第4至上述第6杂质区不同的区域,且在与上述第4杂质浓度峰値大致相同的深度具有第7杂质浓度峰値;形成于上述第4杂质区之主表面的第2导电型之第2场效元件;形成于上述第5杂质区之主表面的第2导电型之第3场效元件;形成于上述第6杂质区之主表面的第1导电型之第4场效元件;形成于上述第7杂质区之主表面的第1导电型之第5场效元件;以及又具有连接第1元件源极汲极区的任一方的电容。11.如申请专利范围第8项之半导体装置,其更具有设置在上述半导体层(112)的其他主表面且具有比上述半导体层高的杂质浓度的其他半导体层。12.一种半导体装置之制造方法,其特征在于,具有以下步骤:在第1导电型之半导体层1的主表面形成具有第1杂质浓度峰値的第2导电型之第1杂质区(31);在与上述半导体层主表面上述第1杂质区不同的区域,形成具有第2杂质浓度峰値的第2导电型之第2杂质区(32);在形成上述第1杂质区的上述半导体层主表面,形成在比上述第1杂质浓度峰値浅的部分具有第3杂质浓度峰値的第1导电型之第3杂质区(43);在形成上述第2杂质区的上述半导体层主表面,形成在比上述第2杂质浓度峰値浅的部分具有第4杂质浓度峰値的第1导电型之第4杂质区(41);形成有在形成上述第1杂质区的上述半导体层主表面包围上述第3杂质区,且在比上述第1至第3杂质浓度峰値浅的部分具有第5杂质浓度峰値的第2导电型之第5杂质区(351);以及在形成上述第2杂质区的上述半导体层主表面包围上述第4杂质区,且具有上述第5杂质浓度峰値的第2导电型之第6杂质区(33);在上述第3杂质区之主表面形成第2导电型之第1元件;以及在上述第4杂质区之主表面形成第2导电型之第2元件。13.如申请专利范围第12项之半导体装置之制造方法,其更具有以下步骤:形成有在上述半导体层1主表面形成上述第1杂质区(31)的平面区域,包围上述第3杂质区(43),且在比上述第1杂质浓度峰値浅、比上述第4杂质浓度峰値深的部分,具有比上述第1和第6杂质浓度峰値低的第7杂质浓度峰値的第2导电型之第7杂质区(352);以及在上述半导体层主表面形成上述第2杂质区(32)的区域,包围上述第4杂质区(41),且具有第7杂质浓度峰値的第2导电型之第8杂质区(331)。14.如申请专利范围第12项之半导体装置之制造方法,其中,形成上述第3杂质区(43)的步骤,系在与上述半导体层(1)主表面的上述第1和第2杂质区(31.32)不同的区域,形成具有第9杂质浓度峰値的第1导电型之第9杂质区(44),形成上述第4杂质区(41)的步骤,系在与上述半导体层主表面的上述第1.上述第2和上述第9杂质区不同的区域,形成具有第10杂质浓度峰値的第1导电型之第10杂质区(42);而形成上述第5和第6杂质区(351.33)的步骤,系在与上述半导体层主表面的上述第1.上述第2.上述第9和上述第10杂质区不同的区域,形成具有第11杂质浓度峰値的第2导电型之第11杂质区(36.37)。15.如申请专利范围第14项之半导体装置之制造方法,其中上述第5.第6和第11杂质浓度峰値,系设置在比上述第3杂质浓度峰値浅且比第4杂质浓度峰値深的部分上。图式简单说明:图1为本发明实施形态1的半导体装置的剖面图。图2为本发明实施形态1的半导体装置的俯视图。图3为说明本发明实施形态1的半导体装置在图1B-B剖面的杂质浓度分布的曲线。图4为说明本发明实施形态1的半导体装置在图1C-C剖面的杂质浓度分布的曲线。图5为说明本发明实施形态1的半导体装置在图1D-D剖面的杂质浓度分布的曲线。图6为说明本发明实施形态1的半导体装置在图1E-E剖面的杂质浓度分布的曲线。图7为说明本发明实施形态1的半导体装置在图1F-F剖面的杂质浓度分布的曲线。图8为说明本发明实施形态1的半导体装置在图1G-G剖面的杂质浓度分布的曲线。图9为说明本发明实施形态1的半导体装置在图1H-H剖面的杂质浓度分布的曲线。图10为说明本发明实施形态1的半导体装置在图1I-I剖面的杂质浓度分布的曲线。图11为说明本发明实施形态1的半导体装置的剖面图。图12为说明本发明实施形态1的半导体装置的剖面图。图13为说明本发明实施形态1的半导体装置的剖面图。图14为说明本发明实施形态1半导体装置的制造方法中一步骤的剖面图。图15为说明本发明实施形态1半导体装置的制造方法中一步骤的剖面图。图16为说明本发明实施形态1半导体装置的制造方法中一步骤的剖面图。图17为说明本发明实施形态1半导体装置的制造方法中一步骤的剖面图。图18为说明本发明实施形态1半导体装置的制造方法中一步骤的剖面图。图19为说明本发明实施形态1半导体装置的制造方法中一步骤的剖面图。图20为说明本发明实施形态1半导体装置的制造方法中一步骤的剖面图。图21为说明本发明实施形态2的半导体装置的剖面图。图22为说明本发明实施形态2的半导体装置的俯视图。图23为说明本发明实施形态2的半导体装置在图22K-K剖面的杂质浓度分布的曲线。图24为说明本发明实施形态2的半导体装置在图22L-L剖面的杂质浓度分布的曲线。图25为说明本发明实施形态2的半导体装置在图22M-M剖面的杂质浓度分布的曲线。图26为本发明实施形态2半导体装置的制造方法中一步骤的剖面图。图27为本发明实施形态2半导体装置的制造方法中一步骤的剖面图。图28为说明本发明实施形态3的半导体装置的剖面图。图29为说明本发明实施形态3的半导体装置所含杂质浓度分布的曲线。图30为说明本发明实施形态3的半导体装置所含杂质浓度分布的曲线。图31为说明本发明实施形态3的半导体装置所含杂质浓度分布的曲线。图32为说明本发明实施形态3半导体装置的制造方法中一步骤的剖面图。图33为说明本发明实施形态4的半导体装置的剖面图。图34为说明本发明实施形态4的半导体装置在图33Q-Q剖面的杂质浓度分布的曲线。图35为说明本发明的半导体装置在图33R-R剖面的杂质浓度分布的曲线。图36为说明本发明实施形态5的半导体装置的剖面图。图37为说明本发明实施形态5的半导体装置在图36S-S剖面的杂质浓度分布的曲线。图38为说明本发明实施形态5的半导体装置在图36T-T剖面的杂质浓度分布的曲线。图39为说明本发明实施形态5半导体装置之制造方法中一步骤的剖面图。图40为说明本发明实施形态6的半导体装置的剖面图。图41为说明本发明实施形态6的半导体装置在图40U-U剖面的杂质浓度分布的曲线。图42为说明本发明实施形态6所关于磊晶矽晶晶圆杂质浓度分布的曲线。图43为说明本发明实施形态7的半导体装置的剖面图。图44为说明本发明实施形态7的半导体装置的俯视图。图45为说明本发明实施形态7半导体装置的制造方法中一步骤的剖面图。图46为表示本发明实施形态8的半导体装置的剖面图。图47为表示本发明实施形态8的半导体装置的俯视图。图48为说明本发明实施形态8的半导体装置的俯视图。图49为表示本发明实施形态8的半导体装置的俯视图。图50为表示已有技术半导体装置的剖面图。 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