| 发明名称 | 半导体装置和层叠型半导体装置及其制造方法 | ||
| 摘要 | 在包括具有多层配线结构的电路部，和与该电路部导电连接的电极，依次层叠的基板(10)，和贯通该基板(10)及电路部，与上述电极形成导电连接的连接端子的半导体装置制造方法中，在形成电路部各配线层的配线(40)时，同时形成连接端子之一部分(241)。 | ||
| 申请公布号 | CN1551313A | 申请公布日期 | 2004.12.01 |
| 申请号 | CN200410038529.9 | 申请日期 | 2004.04.29 |
| 申请人 | 精工爱普生株式会社 | 发明人 | 增田员拓 |
| 分类号 | H01L21/48;H01L21/60;H01L21/50;H01L23/485;H01L23/52;H01L25/065;H01L25/07;H01L25/18;H01L23/12 | 主分类号 | H01L21/48 |
| 代理机构 | 中科专利商标代理有限责任公司 | 代理人 | 李香兰 |
| 主权项 | 1.一种半导体装置的制造方法，其特征在于，在包括具有多层配线结构的电路部、和与该电路部导电连接的电极，依次层叠的基板，和贯通上述基板与上述电极导电连接的连接端子的半导体装置制造方法中，包括：上述基板上形成绝缘膜的绝缘膜形成工序；对上述绝缘膜，在与连接端子预形成部相对应的位置上，形成多个连接孔，在含有上述连接孔形成区域的区域内，在上述绝缘膜上形成凹部的开口工序；在上述基板面内，在与上述连接端子预形成部不同的位置上，形成配线用沟的沟形成工序；和向上述连接孔、凹部、沟内填充导电构件的导电构件填充工序，重复进行上述绝缘膜形成工序，开口工序，沟形成工序，导电构件填充工序，在上述基板的厚度方向上，依次形成上述电路部分配线层和连接端子的层叠。 | ||
| 地址 | 日本东京 | ||