| 主权项 |
1.一种半导体记忆装置,包括:复数记忆体单元,配置成行列状;及复数写入用字线,对于该复数记忆体单元个别的配置;该复数记忆体单元各自包括:资料记忆部,保持资料;资料写入部,向该资料记忆部写入资料;以及资料读出部,包括用以自该资料记忆部读出资料之读出用位元线;该资料记忆部具有第一及第二反相电路,共同的连接和该复数记忆体单元各自之行对应的配置之电源线;还包括电源线准位控制电路,按照对各行所设定之准位控制信号将该电源线之电压准位控制成电源电压或比电源电压低之既定之电压准位。2.如申请专利范围第1项之半导体记忆装置,其中,该电源线准位控制电路在非读出动作时对各行将该电源线之电压准位控制成该既定之电压准位,在读出动作时对选择行将电源线之电压准位控制成电源电压,对非选择行控制成该既定之电压准位。3.如申请专利范围第1项之半导体记忆装置,其中,该资料读出部具有电晶体,闸极和该资料记忆部之读出用端子连接,源极和可控制电压准位之接地线连接;还包括接地线准位控制电路,按照该准位控制信号,对各行控制该接地线之电压准位,使得变成接地电位、电源电位或浮动。4.如申请专利范围第3项之半导体记忆装置,其中,该接地线准位控制电路,在非读出动作时对各行该接地线之电压率位控制成该既定之电压准位,在读出动作时将接地线之电压准位,对选择行控制成接地电位,对非选择行控制成电源电位或浮动。5.如申请专利范围第1项之半导体记忆装置,其中,该电源线准位控制电路包括复数电源线准位切换电路,在各行设置,按照保持测试用控制信号、多余置换用控制信号、复数保持电位用设定信号以及该准位控制信号之至少一个信号,对各行将该电源线之电压准位切换成电源电压、比电源电压低之复数既定之电压准位或浮动。6.如申请专利范围第5项之半导体记忆装置,其中,该电源线准位切换电路在存取时及保持测试时将该电源线之电压率位切换成电源电位,在非存取时将该电源线之电压准位切换成电源电压或该复数既定之电压准位,在多余置换时将该电源线之电压准位切换成浮动。7.如申请专利范围第5项之半导体记忆装置,其中,还包括设定信号用控制电路,按照电源电压之高低和时钟信号同步的控制该复数保持电位用设定信号之逻辑准位。8.如申请专利范围第7项之半导体记忆装置,其中,该设定信号用控制电路包括:第一电压准位调整电路,和时钟信号同步的输出电压准位比电源电压只低既定値之第一电源电压挪移信号;第二电压准位调整电路,和时钟信号同步的输出电压准位比该第一电压准位只低既定値之第二电源电压挪移信号;第一闩锁电路,接受该第一电源电压挪移信号后,按照和输入临限値电压之比较结果输出第一选择控制信号;以及第二闩锁电路,接受该第二电源电压挪移信号后,按照和输入临限値电压之比较结果输出第二选择控制信号;按照该第一及第二选择控制信号之组合控制该复数保持电位用设定信号之逻辑准位9.一种半导体记忆装置,包括:复数记忆体单元,配置成行列状;及复数写入用字线,对于该复数记忆体单元个别的配置;该复数记忆体单元各自包括:资料记忆部,保持资料;资料写入部,向该资料记忆部写入资料;以及资料读出部,包括用以自该资料记忆部读出资料之读出用位元线;该资料记忆部包括:第一反相电路,连接和该复数记忆体单元各自之行对应的配置之第一电源线;及第二反相电路,连接和该复数记忆体单元各自之行对应的配置之第二电源线;还包括电源线准位控制电路,按照对各行所设定之准位控制信号,对各行将该第二电源线之电压准位控制成电源电压或比电源电压低之既定之电压准位。10.如申请专利范围第9项之半导体记忆装置,其中,该电源线准位控制电路在非读出动作时对各行将该第二电源线之电压准位控制成该既定之电压准位,在读出动作时对选择行将第二电源线之电压准位控制成电源电压,对非选择行控制成该既定之电压准位。11.如申请专利范围第9项之半导体记忆装置,其中,该电源线准位控制电路包括复数电源线准位切换电路,在各行设置,按照保持测试用控制信号、多余置换用控制信号、复数保持电位用设定信号以及该准位控制信号之至少一个信号,对各行将该电源线之电压准位切换成电源电压、比电源电压低之复数既定之电压准位或浮动。12.如申请专利范围第11项之半导体记忆装置,其中,该电源线准位切换电路在存取时及保持测试时将该电源线之电压准位切换成电源电位,在非存取时将该电源线之电压准位切换成电源电压或该复数既定之电压准位,在多余置换时将该电源线之电压准位切换成浮动。13.如申请专利范围第11项之半导体记忆装置,其中,还包括设定信号用控制电路,按照电源电压之高低和时钟信号同步的控制该复数保持电位用设定信号之逻辑准位。14.如申请专利范围第13项之半导体记忆装置,其中,该设定信号用控制电路包括:第一电压准位调整电路,和时钟信号同步的输出电压准位比电源电压只低既定値之第一电源电压挪移信号;第二电压准位调整电路,和时钟信号同步的输出电压准位比该第一电压准位只低既定値之第二电源电压挪移信号;第一闩锁电路,接受该第一电源电压挪移信号后,按照和输入临限値电压之比较结果输出第一选择控制信号;以及第二闩锁电路,接受该第二电源电压挪移信号后,按照和输入临限値电压之比较结果输出第二选择控制信号;按照该第一及第二选择控制信号之组合控制该复数保持电位用设定信号之逻辑准位。15.一种半导体记忆装置,包括:复数记忆体单元,配置成行列状;及复数写入用字线,对于该复数记忆体单元个别的配置;该复数记忆体单元各自包括:资料记忆部,保持资料;资料写入部,向该资料记忆部写入资料;以及资料读出部,包括用以自该资料记忆部读出资料之读出用位元线;该资料记忆部包括:第一反相电路,按照在各行所设定之准位控制信号,以电源电压或比电源电压低之既定之电压准位动作;及第二反相电路,以该既定之电压准位动作。16.如申请专利范围第15项之半导体记忆装置,其中,该第一反相电路包括:第一电晶体,接在第一节点和第一记忆节点之间;第二电晶体,接在第一记忆节点和接地节点之间;以及第三电晶体,接在电源节点和第一节点之间,在控制用端子接受该准位控制信号;该第二反相电路包括:第四电晶体,接在第一节点和第二记忆节点之间;第五电晶体,接在第二记忆节点和接地节点之间;以及第六电晶体,在电源节点和第一节点之间二极体连接。17.一种半导体记忆装置,包括:复数记忆体单元,配置成行列状;及复数写入用字线,对于该复数记忆体单元个别的配置;该复数记忆体单元各自包括:资料记忆部,保持资料;资料写入部,向该资料记忆部写入资料;以及资料读出部,包括用以自该资料记忆部读出资料之读出用位元线;该资料记忆部包括:第一反相电路,按照在各行所设定之准位控制信号和在各列所设定之第二准位控制信号,以电源电压或比电源电压低之既定之电压准位动作;及第二反相电路,以该既定之电压准位动作。18.如申请专利范围第17项之半导体记忆装置,其中,该第一反相电路包括:第一电晶体,接在第一节点和第一记忆节点之间;第二电晶体,接在第一记忆节点和接地节点之间;以及第三电晶体,接在第二节点和第一节点之间,在控制用端子接受该准位控制信号;该第二反相电路包括:第四电晶体,接在第一节点和第二记忆节点之间;第五电晶体,接在第二记忆节点和接地节点之间;以及第六电晶体,在电源节点和第一节点之间二极体连接。19.一种半导体记忆装置,包括:复数记忆体单元,配置成行列状;及复数写入用字线,对于该复数记忆体单元个别的配置;该复数记忆体单元各自包括:资料记忆部,保持资料;资料写入部,向该资料记忆部写入资料;以及资料读出部,包括用以自该资料记忆部读出资料之读出用位元线;该资料记忆部具有第一及第二反相电路,共同的连接和该复数记忆体单元各自之行对应的配置之接地线;还包括接地线准位控制电路,按照对各行所设定之准位控制信号将该接地线之电压准位控制成接地电压或比接地电压高之既定之电压准位。20.如申请专利范围第19项之半导体记忆装置,其中,该接地线准位控制电路在非读出动作时对各行将该接地线之电压准位控制成该既定之电压准位,在读出动作时对选择行将接地线之电压准位控制成接地电压,对非选择行控制成该既定之电压准位。21.如申请专利范围第19项之半导体记忆装置,其中,该资料读出部具有电晶体,闸极和该资料记忆部之读出用端子连接,源极和可控制电压准位之接地线连接;还包括第二接地线准位控制电路,按照该准位控制信号,对各行控制该接地线之电压准位,使得变成接地电位、电源电位或浮动。22.如申请专利范围第21项之半导体记忆装置,其中,该第二接地线准位控制电路,在非读出动作时对各行该接地线之电压准位控制成该既定之电压准位,在读出动作时将接地线之电压准位,对选择行控制成接地电位,对非选择行控制成电源电位或浮动。23.如申请专利范围第19项之半导体记忆装置,其中,该接地线准位控制电路包括复数接地线准位切换电路,在各行设置,按照保持测试用控制信号、多余置换用控制信号、复数保持电位用设定信号以及该准位控制信号之至少一个信号,对各行将该接地线之电压准位切换成接地电压、比接地电压低之复数既定之电压准位或浮动。24.如申请专利范围第23项之半导体记忆装置,其中,该接地线准位切换电路在存取时及保持测试时将该接地线之电压准位切换成接地电位,在非存取时将该接地线之电压准位切换成接地电压或该复数既定之电压准位,在多余置换时将该接地线之电压准位切换成浮动。25.如申请专利范围第23项之半导体记忆装置,其中,还包括设定信号用控制电路,按照电源电压之高低和时钟信号同步的控制该复数保持电位用设定信号之逻辑准位。26.如申请专利范围第25项之半导体记忆装置,其中,该设定信号用控制电路包括:第一电压准位调整电路,和时钟信号同步的输出电压准位比电源电压只低既定値之第一电源电压挪移信号;第二电压准位调整电路,和时钟信号同步的输出电压准位比该第一电压准位只低既定値之第二电源电压挪移信号;第一闩锁电路,接受该第一电源电压挪移信号后,按照和输入临限値电压之比较结果输出第一选择控制信号;以及第二闩锁电路,接受该第二电源电压挪移信号后,按照和输入临限値电压之比较结果输出第二选择控制信号;按照该第一及第二选择控制信号之组合控制该复数保持电位用设定信号之逻辑准位27.一种半导体记忆装置,包括:复数记忆体单元,配置成行列状;复数字线,对于该复数记忆体单元之各列配置;以及复数对位元线对,对于该复数记忆体单元之各行配置;该复数记忆体单元各自包括:资料记忆部,保持资料;及资料写入/读出部,向该资料记忆部写入/读出资料;该资料记忆部具有第一及第二反相电路,共同的连接和该复数记忆体单元各自之行对应的配置之电源线;还包括电源线准位控制电路,按照对各行所设定之准位控制信号对各行将该电源线之电压准位控制成电源电压或比电源电压低之既定之电压准位。28.如申请专利范围第27项之半导体记忆装置,其中,该电源线准位控制电路在非读出动作时对各行将该电源线之电压准位控制成该既定之电压准位,在读出动作时对选择行将电源线之电压准位控制成电源电压,对非选择行控制成该既定之电压准位。29.如申请专利范围第27项之半导体记忆装置,其中,该电源线准位控制电路包括复数电源线准位切换电路,在各行设置,按照保持测试用控制信号、多余置换用控制信号、复数保持电位用设定信号以及该准位控制信号之至少一个信号,对各行将该电源线之电压准位切换成电源电压、比电源电压低之复数既定之电压准位或浮动。30.如申请专利范围第29项之半导体记忆装置,其中,该电源线准位切换电路在存取时及保持测试时将该电源线之电压准位切换成电源电位,在非存取时将该电源线之电压准位切换成电源电压或该复数既定之电压准位,在多余置换时将该电源线之电压准位切换成浮动。31.如申请专利范围第30项之半导体记忆装置,其中,还包括设定信号用控制电路,按照电源电压之高低和时钟信号同步的控制该复数保持电位用设定信号之逻辑准位。32.如申请专利范围第31项之半导体记忆装置,其中,该设定信号用控制电路包括:第一电压准位调整电路,和时钟信号同步的输出电压准位比电源电压只低既定値之第一电源电压挪移信号;第二电压准位调整电路,和时钟信号同步的输出电压准位比该第一电压准位只低既定値之第二电源电压挪移信号;第一闩锁电路,接受该第一电源电压挪移信号后,按照和输入临限値电压之比较结果输出第一选择控制信号;以及第二闩锁电路,接受该第二电源电压挪移信号后,按照和输入临限値电压之比较结果输出第二选择控制信号;按照该第一及第二选择控制信号之组合控制该复数保持电位用设定信号之逻辑准位。33.一种半导体记忆装置,包括:复数记忆体单元,配置成行列状;复数字线,对于该复数记忆体单元之各列配置;以及复数对位元线对,对于该复数记忆体单元之各行配置;该复数记忆体单元各自包括:资料记忆部,保持资料;及资料写入/读出部,向该资料记忆部写入/读出资料;该资料记忆部具有第一及第二反相电路,共同的连接和该复数记忆体单元各自之行对应的配置之接地线;还包括接地线准位控制电路,按照对各行所设定之准位控制信号对各行将该接地线之电压准位控制成接地电压或比接地电压高之既定之电压准位。34.如申请专利范围第33项之半导体记忆装置,其中,该接地线准位控制电路在非读出动作时对各行将该接地线之电压准位控制成该既定之电压准位,在读出动作时对选择行将接地线之电压准位控制成接地电压,对非选择行控制成该既定之电压准位。35.如申请专利范围第33项之半导体记忆装置,其中,该接地线准位控制电路包括复数接地线准位切换电路,在各行设置,按照保持测试用控制信号、多余置换用控制信号、复数保持电位用设定信号以及该准位控制信号之至少一个信号,对各行将该接地线之电压准位切换成接地电压、比接地电压低之复数既定之电压准位或浮动。36.如申请专利范围第35项之半导体记忆装置,其中,该接地线准位切换电路在存取时及保持测试时将该接地线之电压准位切换成接地电位,在非存取时将该接地线之电压准位切换成接地电压或该复数既定之电压准位,在多余置换时将该接地线之电压准位切换成浮动。37.如申请专利范围第35项之半导体记忆装置,其中,还包括设定信号用控制电路,按照电源电压之高低和时钟信号同步的控制该复数保持电位用设定信号之逻辑准位。38.如申请专利范围第37项之半导体记忆装置,其中,该设定信号用控制电路包括:第一电压准位调整电路,和时钟信号同步的输出电压准位比电源电压只低既定値之第一电源电压挪移信号;第二电压准位调整电路,和时钟信号同步的输出电压准位比该第一电压准位只低既定値之第二电源电压挪移信号;第一闩锁电路,接受该第一电源电压挪移信号后,按照和输入临限値电压之比较结果输出第一选择控制信号;以及第二闩锁电路,接受该第二电源电压挪移信号后,按照和输入临限値电压之比较结果输出第二选择控制信号;按照该第一及第二选择控制信号之组合控制该复数保持电位用设定信号之逻辑准位。图式简单说明:图1系表示本发明之实施例之半导体记忆装置100之概略构造之概略方块图。图2系表示本发明之实施例1之记忆体单元阵列110A及其周边之电路构造之电路图。图3系表示本发明之实施例1之记忆体单元1A之具体之电路构造之电路图。图4系用以说明在本发明之实施例1之记忆体单元1A之写入埠2000A之写入动作之时序图。图5系用以说明在本发明之实施例1之记忆体单元1A之读出埠3000A之读出动作之时序图。图6系利用图形表示在MOS电晶体之闸极漏电流和闸极电压之关系例之图图7系表示在本发明之实施例1之记忆体单元阵列110A之读出用字线RWL[0]及读出用位元线RBL[0]、RBL[1]之电位变化之图。图8系表示在实施例1之记忆体单元阵列110A之电源线VM[0]、VM[1]之电位变化之图。图9系表示本发明之实施例2之记忆体单元阵列110B及其周边之电路构造之电路图。图10系表示本发明之实施例2之记忆体单元1B之具体之电路构造之电路图。图11系表示本发明之实施例3之记忆体单元阵列110C之电路构造之电路图。图12系表示本发明之实施例3之记忆体单元1C之具体之电路构造之电路图。图13系表示本发明之实施例4之记忆体单元阵列110D之电路构造之电路图。图14系表示本发明之实施例4之记忆体单元1D之具体之电路构造之电路图。图15系表示本发明之实施例5之记忆体单元阵列110E及其周边之电路构造之电路图。图16系表示系接地线准位控制电路30E之一例之接地线准位控制电路30E-1之电路构造之电路图。图17系表示系接地线准位控制电路30E之别例之接地线准位控制电路30E-2之电路构造之电路图。图18系表示本发明之实施例5之记忆体单元1E之具体之电路构造之电路图。图19系表示在实施例5之记忆体单元阵列110E之读出用字线RWL[0]及读出用位元线RBL[0]、RBL[1]之电位变化之图。图20系表示在实施例5之记忆体单元阵列110E之接地线GM[0]、GM[1]之电位变化之图。图21系表示本发明之实施例6之记忆体单元阵列110F及其周边之电路构造之电路图。图22系表示本发明之实施例6之记忆体单元1F之具体之电路构造之电路图。图23系表示在实施例6之记忆体单元阵列110F之接地线GG[0]、GG[1]之电位变化之图。图24系表示本发明之实施例7之记忆体单元阵列110G及其周边之电路构造之电路图。图25系表示本发明之实施例7之记忆体单元1G之具体之电路构造之电路图。图26系表示在本发明之实施例7之记忆体单元阵列110G之字线WL[0]、位元线对BL[0]、/BL[0]以及位元线对BL[1]、/BL[1]之电位变化之图。图27系表示在实施例7之记忆体单元阵列110G之电源线VM[0]、VM[1]及接地线GG[0]、GG[1]之电位变化之图。图28系表示本发明之实施例8之电源线准位控制电路20之电路构造之电路图。图29系表示本发明之实施例8之电源线准位切换电路200之具体之电路构造之电路图。图30系用以说明本发明之实施例8之电源线准位切换电路200之动作之图。图31系表示本发明之实施例9之接地线准位控制电路30之电路构造之电路图。图32系表示本发明之实施例9之接地线准位切换电路300之具体之电路构造之电路图。图33系用以说明本发明之实施例9之接地线准位切换电路300之动作之图。图34系表示本发明之实施例10之设定信号控制电路500之电路构造之电路图。图35A、35B、35C以及35D系用以说明本发明之实施例10之设定信号控制电路500之动作之动作波形图。 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