| 主权项 |
1.一种于一半导体晶片上制作接触洞(contact hole)的方法,该半导体晶片包含有一基底,其表面定义有:一阵列(array)区,用来制作一动态随机存取记忆体(dynamic random access memory, DRAM)的所有记忆单元,该阵列区至少包含有一第一闸极(gate);以及一周边(periphery)区,用来制作该动态随机存取记忆体之周边控制电路,该周边区至少包含有一第二闸极;其中该第一以及该第二闸极上设有一第一遮罩层(mask layer),且该第一以及该第二闸极之侧壁上设有一侧壁子(spacer),该方法包含有下列步骤:于闸极间(inter-gate spacing)填入一介电层;化学机械研磨(polishing)该介电层,并停止于该第一遮罩层,使该介电层表面与该第一以及该第二闸极表面约略平整;沉积一第二遮罩层;于该阵列区之该第二遮罩层中蚀刻(etching)出一位元线(bit line)开口(opening),同时于该周边区之该第二遮罩层中蚀刻出一闸极开口以及一基底开口;经由该位元线开口以及该基底开口蚀刻该介电层,直到曝露出部分之该基底,藉以形成一位元线接触洞以及一基底接触洞;于该字元线接触洞以及该基底接触洞填入一金属层;以及经由该闸极开口,蚀刻该第一遮罩层。2.如申请专利范围第1项所述之方法,其中该第一以及该第二闸极均包含有一导电层(conductive layer)以及一金属矽化物(silicide)层。3.如申请专利范围第2项所述之方法,其中该导电层系由掺杂(doped)多晶矽(polysilicon)所构成。4.如申请专利范围第2项所述之方法,其中该第一以及该第二闸极之下方具有一闸极氧化层。5.如申请专利范围第4项所述之方法,其中该闸极氧化层系由二氧化矽(silicon dioxide, SiO2)所构成。6.如申请专利范围第1项所述之方法,其中在填入该金属层之前先形成一黏着层(glue layer)。7.如申请专利范围第6项所述之方法,其中该黏着层系由一氮化钛(titanium nitride, TiN)层以及一钛(titanium, Ti)金属层所组成。8.如申请专利范围第1项所述之方法,其中该第一以及该第二遮罩层系由氮化矽(SiN)、碳化矽(SiC)或氮氧化矽(SiON)所构成。9.如申请专利范围第1项所述之方法,其中该介电层系由二氧化矽所构成。10.如申请专利范围第1项所述之方法,其中该介电层系由硼磷矽玻璃(Borophos-phosilicate glass, BPSG)所构成。11.如申请专利范围第1项所述之方法,其中该第二遮罩层之厚度系大于或约略等于该第一遮罩层之厚度。12.一种于一半导体晶片上制作接触洞的方法,该半导体晶片包含有一基底,其表面定义有:一阵列区,用来制作一动态随机存取记忆体的所有记忆单元;以及一周边区,用来制作该动态随机存取记忆体之周边控制电路;该基底表面包含有一氧化层、一导电层、一金属矽化物层以及一第一遮罩层,该制作方法包含有下列步骤:去除部分该第一遮罩层、该金属矽化物层以及该导电层,以于该阵列区形成至少一第一闸极,同时于该周边区形成至少一第二闸极;于该第一以及该第二闸极侧壁分别形成一侧壁子;于该第一以及该第二闸极两侧分别形成一源极(source)以及一汲极(drain);于闸极间填入一层间介电层(inter dielectric 1ayer, ILD);研磨该层间介电层,使该层间介电层表面和该第一遮罩层表面约略平整;沉积一第二遮罩层,且该第二遮罩层之厚度大于或约略等于该第一遮罩层之厚度;于该阵列区之该第二遮罩层中定义出一位元线开口,同时于该周边区之该第二遮罩层中定义出一闸极开口以及一基底开口;经由该位元线开口以及该基底开口去除部分之该层间介电层,直到曝露出部分之该基底,藉以形成一位元线接触洞以及一基底接触洞;于该字元线接触洞以及该基底接触洞填入一金属层;以及经由该闸极开口,蚀刻该第一遮罩层,以于该第二闸极上形成一闸极接触洞。13.如申请专利范围第12项所述之方法,其中在填入该金属层之前先形成一黏着层。14.如申请专利范围第13项所述之方法,其中该黏着层系由一氮化钛层以及一钛金属层所组成。15.如申请专利范围第12项所述之方法,其中该氧化层系由二氧化矽所构成。16.如申请专利范围第12项所述之方法,其中该导电层系由掺杂多晶矽所构成。17.如申请专利范围第12项所述之方法,其中该第一遮罩层系由氮化矽、碳化矽或氮氧化矽所构成。18.如申请专利范围第12项所述之方法,其中该第二遮罩层系由氮化矽、碳化矽或氮氧化矽所构成。19.如申请专利范围第12项所述之方法,其中该层间介电层系由二氧化矽所构成。20.如申请专利范围第12项所述之方法,其中该层间介电层系由硼磷矽玻璃所构成。图式简单说明:图一至图三,图一至图三为习知于一半导体晶片10上制作接触洞的方法示意图。图四至图九为依据本发明于一半导体晶片50上制作接触洞的方法示意图。 |
