| 主权项 |
1.一种RAM记忆电路,包含:k 2组(10[A:D]),其各具有多重记忆胞元及一选择装置(12),可视被施加之胞元位址资讯项(RAD,CAD)而同时选择各例中该组之n 2记忆胞元之群,且可于各被选择记忆胞元群处,经由一被指定n位元群滙流排(13),而写入一群n资料当作一写入操作中之写入资料,或读取该群当作一读取操作中之读取资料;一双向资料埠(24),其具有n转换频道,被设计用来接收及传输n平行资料且可被连接至该组滙流排(13[A:D])之可选择样本;一辅助检验装置(30-37;42-45),具有一滙流排平行转换装置(33;43),用于同时连接所有k组滙流排(13[A:D])至该资料埠(24),及一选择平行转换装置(34;44),用于同时启动所有该组(10[A:D])之选择装置(12[A:D]),其特征在于该辅助检验装置(30-37;42-54)更包含下列:一检验控制电路(35;45),其可反应一检验模式设定讯号(TM),而仅于该写入操作期间启动该滙流排平行转换装置(33;43),于该读取操作期间将所有该组滙流排(13[A:D])退耦该资料埠(24),及于该写入操作及该读取操作期间启动该选择平行转换装置(34;44);针对各组(10[A:D]),一专用评估装置(30[A:D];50[A:D]),用于比较出现于该被指定组滙流排(13[A:D])之n读取资料及代表先前被写入该目前被选择之记忆胞元群之该写入资料之一参考资讯项,及用于提供包含1mn/k位元之一结果资讯项,其各位元系指示从该n读取资料之m子集被精确指定至其之子集,是否对应被精确指定至该子集之参考资讯项之一部份。2.如申请专利范围第1项之RAM记忆电路,其特征在于每一个该k评估装置(30[A:D];50[A:D])包含m比较器(31;51-54),其各具有复数个讯号输入,用于接收被精确指定至其之n读取资料之一子集,及一参考输入,用于接收一参考位元,及一输出,用于提供一结果位元以指示是否所有于该讯号输入被接收之该读取资料均对应该参考位元。3.如申请专利范围第2项之RAM记忆电路,其特征在于该辅助检验装置(30-37;42-54)系包含第一连接装置(37;47),用于将各全部m*k比较器(31;51-54)之输出连接至被精确指定至其之该资料埠(24)之该n转换频道之样本。4.如申请专利范围第3项之RAM记忆电路,其特征在于m*kn/2,且该辅助检验装置(30-37)包含第二连接装置(36),用于将各该m*k比较器(31)之参考输入连接至不被该第一连接装置(37)影响之被精确指定至其之该资料埠(24)之这些转换频道之样本。5.如申请专利范围第3项之RAM记忆电路,其特征在于m*k=n,且该辅助检验装置(42-54)包含一参考位元发送器(48),用于该读取操作期间提供参考位元给同时在所有k评估装置(50[A:D])中之m比较器(51-54)之该参考输入。6.如申请专利范围第5项之RAM记忆电路,其特征在于该写入操作期间,该参考位元发送器(48)系可经由对该资料埠(24)之转换频道之连接(49)而被设定至于该转换频道所接收之该写入资料之被选择位元之该二进位値。7.如先前申请专利范围任一项之RAM记忆电路,各组(10[A:D])之该记忆胞元系被以列及栏方式安置,且各该选择装置(12[A:D])系被设计使四工记忆胞元经由共同栏选择控制线而被选择于各例中,其特征在于各子集之基数等于4,且该n读取资料之各子集系分别于各例中被精确地指定至该四工记忆胞元。图式简单说明:第一图大略显示依据本发明第一实施例具有四组及一辅助检验装置之一RAM记忆电路。第二图以类似方式显示本发明第二实施例之略图。 |
