| 发明名称 |
PHASE-LOCKED LOOP (PLL) CIRCUIT FOR SELECTIVELY CORRECTING CLOCK SKEW IN DIFFERENT MODES |
| 摘要 |
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| 申请公布号 |
EP1466404(A1) |
申请公布日期 |
2004.10.13 |
| 申请号 |
EP20020795880 |
申请日期 |
2002.12.12 |
| 申请人 |
EMULEX DESIGN & MANUFACTURING CORPORATION |
发明人 |
BUTLER, JIM;OTEYZA, RAUL |
| 分类号 |
G06F1/10;H03D3/24;H03K5/00;H03L7/06;H03L7/081;(IPC1-7):H03D3/24;H03D3/02;H04L25/49 |
主分类号 |
G06F1/10 |
| 代理机构 |
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代理人 |
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| 主权项 |
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| 地址 |
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