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<P>Cellule mémoire statique à accès aléatoire (SRAM), comprenant :- un premier et un second transistors de charge (TL1, TL2), de technologie MOSFET, agencés pour contrôler et maintenir les potentiels respectifs d'un premier et d'un second noeuds de stockage (A, B) par rapport à une référence de tension et,- un premier et un second transistors d'accès (TA1, TA2), de technologie MOSFET complémentaire de celle des transistors de charge, disposés respectivement (i) entre une ligne de bit (BLT) et le premier noeud de stockage (A) et (ii) entre une ligne de bit complémentaire (BLC) et le second noeud de stockage (B), et ayant leurs grilles respectives reliées à une ligne de mot (WL).Les transistors de charge (TL1, TL2) et d'accès (TA1, TA2) sont réalisés en technologie Silicium sur Isolant (SOI).Les transistors de charge (TL1, TL2) sont de type pMOS et ont leurs sources respectives reliées à une source de tension d'alimentation (VDD), et les transistors d'accès (TA1, TA2) sont de type nMOS et ont leurs drains respectifs reliés respectivement aux premier et second noeuds de stockage (A, B).Utilisation pour la réalisation de mémoires à ultra basse consommation</P>
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