半导体记忆装置及其控制装置

摘要

控制电路(51)系控制着行解码器(54)与校验行解码器(55)，俾使校验数据对记忆体阵列(52)的输出入，不同于校验数据所对应数据对记忆体阵列(52)的输出入时序。所以，便不需要校验数据输出入用端子，可在不致增加记忆体汇流排宽度情况下对应ECC机能。