半导体内存记忆胞元之读取方法及半导体内存

摘要

在半导体内存中，在大体上平行设置的位线路(38、39)间存在电容耦合，位线路的外部区段(13、14、36、37)经由个别开关(27、28、29、30)连接至置于后者之间的感应放大器(10)。当记忆胞元(15)被读取时，在由于在该位线路(39)上的开关(28、29)为开启的而进行的感应放大器(10)放大开始前，由其它未耦合至要被读取的记忆胞元(15)的位线路(39)的其它位线路的电容干扰要被保持尽可能低。在放大阶段期间，位线路(39)上的远程外部区段(37)使用适当开关(29)被分离。在一具体实施例中，未连接至要被读取的记忆胞元(15)的位线路(39)的电容由额外被活化的预充电电路(31)进一步增加。

主权项

1.一种读取在半导体内存的记忆胞元之方法，其包括：-具第一部份(13)及第二部份(36)的第一位线路(38)及具第一部份(14)及第二部份(37)的第二位线路(39)，-具携带相互互补讯号的两个连接端(41、42)的感应放大器(10)，-一第一开关(27)，经由此，该第一位线路(38)的该第一部份(13)，<记忆胞元(15)连接至此部份，连接至在该感应放大器(10)的连接端(41)的第一个，-一第二开关(28)，其连接该第二位线路(39)的该第一部份(14)，此部份与该第一位线路(38)的第一部份(13)相对设置，至在该感应放大器(10)的该连接端(42)的第二个，-一第三开关(30)，其连接该第一位线路(38)的该第二部份(36)至在该该感应放大器(10)的第一连接端(41)，-一第四开关(29)，其连接该第二位线路(39)的该第二部份(37)至在该感应放大器(10)的第二个连接端(42)，-第一预充电电路(21)，其连接至该位线路(38、39)的该第一部份(13、14)，及第二预充电电路(31)，其连接至该位线路(38、39)的该第二部份(36、37)，其具下列步骤：-第一阶段(P1)包括开关(27、28、29、30)被开启，-后续第二阶段(P2)包括仅开关的第三个(30)被关断，-后续第三阶段(P3)包括仅第三个及第四个开关(30、29)被关断，及该感应放大器(10)被起动以放大，及-后续第四阶段(P4)包括第三个及第四个开关(30、29)再次被开启。