| 主权项 |
1.一种数位讯号处理器(Digital Signal Processor),用来处理至少一笔数位资料,该至少一笔数位资料分别具有复数个数値表示法,该复数个数値表示法至少包含有一定点数表示法(Fixed Point Representation)以及一跳跃式浮点数表示法(Jumping Floating Pointrepresentation),该数位讯号处理器包含有:一乘法电路(Multiplication Circuit),用来将至少二低位元数数位资料相乘产生一高位元数数位资料;一萃取位移装置(Extracting/Shifting Device),电连于该乘法电路,用来将具有该跳跃式浮点数表示法之一高位元数数位资料转换为具有该定点数表示法之一高位元数数位资料;复数个表示法转换电路(Representation Converter),每一表示法转换电路系利用一跳跃式浮点数运算法(Jumping Floating Point Arithmetic),将该至少一笔数位资料中任一数位资料于该定点数表示法及该跳跃式浮点数表示法之间作转换;以及一运算单元(Arithmetic Unit),用来运算该至少一笔数位资料。2.如申请专利范围第1项之数位讯号处理器,其另包含一储存装置(Storage Instrument),电连于该运算单元,用来储存该至少一笔数位资料。3.如申请专利范围第1项之数位讯号处理器,其中该跳跃式浮点数运算法系用来将具有该定点数表示法之一高位元数数位资料转换为具有该跳跃式浮点数表示法之一低位元数数位资料,或者将具有该跳跃式浮点数表示法之该低位元数数位资料转换为具有该定点数表示法之该高位元数数位资料。4.如申请专利范围第3项之数位讯号处理器,其中该跳跃式浮点数运算法系依据该高位元数数位资料之绝对値大小,将具有该定点数表示法之该高位元数数位资料放大位移(Magnifying Shift)N位元,并舍弃预定数目之位元数,再设置一尾端识别码(Tail Mark),以产生具有该跳跃式浮点数表示法之该低位元数数位资料,其中N系为大于或等于零之整数。5.如申请专利范围第4项之数位讯号处理器,其中N的値系随着该高位元数数位资料之绝对値大小而变动,当该高位元数数位资料之绝对値愈大,N的値系愈小;当该高位元数数位资料之绝对値愈小,N的値系愈大。6.如申请专利范围第4项之数位讯号处理器,其中该跳跃式浮点数运算法系包含有复数个位移模式,每一位移模式系分别对应至不同的N値。7.如申请专利范围第6项之数位讯号处理器,其中每一数位资料系包含一标示位元(Sign bit),位移模式的选定及对应之N値系由比较该标示位元与该高位元数数位资料中之其他位元而得。8.如申请专利范围第7项之数位讯号处理器,其中该跳跃式浮点数运算法系依据该尾端识别码以及该标示位元,将具有该跳跃式浮点数表示法之该低位元数数位资料转换为具有该定点数表示法之该高位元数数位资料。9.如申请专利范围第4项之数位讯号处理器,其中于该萃取位移装置中,当输入该乘法电路之该二低位元数数位资料皆系具有该跳跃式浮点数表示法时,该萃取位移装置系依据具有该跳跃式浮点数表示法之该二低位元数数位资料之尾端识别码,将具有该跳跃式浮点数表示法之该高位元数数位资料转换为具有该定点数表示法之该高位元数数位资料。10.如申请专利范围第1项之数位讯号处理器,其中该萃取位移装置以及该复数个表示法转换电路系连接于至少一启动控制讯号(Enabling Control Signal),用来分别判断是否启动该萃取位移装置以及该复数个表示法转换电路。11.如申请专利范围第1项之数位讯号处理器,其中该运算单元系用来运算具有该定点数表示法之该至少一笔数位资料。12.如申请专利范围第1项之数位讯号处理器,其另包含有:一资料接收端,用来接收至少一笔数位资料;以及一资料写入端,用来将具有该跳跃式浮点数表示法之至少一低位元数数位资料写入一记忆装置(MemoryDevice)。13.一种用于一数位讯号处理器(Digital Signal Processor)中的方法,用来将具有一定点数表示法(Fixed PointRepresentation)之一高位元数数位资料转换为具有一跳跃式浮点数表示法(Jumping Floating PointRepresentation)之一低位元数数位资料,该方法包含有:(a)依据该高位元数数位资料之绝对値大小,将具有该定点数表示法之该高位元数数位资料放大位移(Magnifying Shift)N位元,其中N系为大于或等于零之整数,且N的値系随着该高位元数数位资料之绝对値大小而变动;(b)于进行步骤(a)后,舍去该高位元数数位资料中一预定数目之位元数;以及(c)于进行步骤(b)后,设置一尾端识别码(Tail Mark),以产生具有该跳跃式浮点数表示法之该低位元数数位资料,其中该尾端识别码系对应于N之値。14.如申请专利范围第13项之方法,其中当该高位元数数位资料之绝对値愈大,N的値系愈小;当该高位元数数位资料之绝对値愈小,N的値系愈大。15.如申请专利范围第13项之方法,其另包含:(d)于步骤(a)中,设置复数个位移模式,每一位移模式系分别对应至不同的N値;(e)于进行步骤(d)后,依据该高位元数数位资料之绝对値大小,选定一位移模式及对应之N値,将具有该定点数表示法之该高位元数数位资料放大位移该对应之N位元;以及(f)于步骤(c)中且于进行步骤(e)后,设置一对应于该位移模式之尾端识别码。16.如申请专利范围第15项之方法,其中该高位元数数位资料系包含一标示位元(Sign bit),N的値及该位移模式的选定系由比较该标示位元与该高位元数数位资料中之其他位元而得。17.如申请专利范围第16项之方法,其中该低位元数数位资料系包含该标示位元,且具有该跳跃式浮点数表示法之该低位元数数位资料系可依据该尾端识别码以及该标示位元,还原成为具有该定点数表示法之该高位元数数位资料。18.如申请专利范围第13项之方法,其另包含:(g)于进行步骤(c)后,将具有该跳跃式浮点数表示法之该低位元数数位资料写入一记忆装置(Memory Device)中。19.一种用于一数位讯号处理器(Digital Signal Processor)中的方法,用来将具有一跳跃式浮点数表示法(Jumping Floating Point Representation)之一低位元数数位资料转换为具有一定点数表示法(Fixed PointRepresentation)之一高位元数数位资料,其中具有该跳跃式浮点数表示法之该低位元数数位资料包含一尾端识别码(Tail Mark),该方法包含有:依据该尾端识别码,将该低位元数数位资料缩小位移(Minifying Shift)N位元,其中N系为大于或等于零之整数;以及增补一预定数目之位元数于该低位元数数位资料中。20.如申请专利范围第19项之方法,其中该高位元数数位资料系包含一标示位元(Sign bit),该方法另包含:依据该标示位元,决定该N位元中每一位元之値;以及依据该标示位元,决定所增补之该预定数目之位元数中每一位元之値。21.如申请专利范围第19项之方法,其中该尾端识别码包含有复数个位移模式,每一位移模式系分别对应至不同的N値,该方法另包含:依据该尾端识别码,选定一位移模式及对应之N値。22.一种用来处理至少一笔数位资料的数位讯号处理器(Digital Signal Processor),该至少一笔数位资料分别具有复数个数値表示法,该复数个数値表示法至少包含有一定点数表示法(Fixed Point Representation)以及一跳跃式浮点数表示法(Jumping Floating Pointrepresentation),该数位讯号处理器包含有:一资料接收端,用来接收至少一笔低位元数数位资料;一乘法电路(Multiplication Circuit),电连于该资料接收端,用来将具有该定点数表示法之二低位元数数位资料相乘,产生一具有该定点数表示法之一高位元数数位资料,或者将具有该跳跃式浮点数表示法之二低位元数数位资料相乘,产生一具有该跳跃式浮点数表示法之一高位元数数位资料;一萃取位移装置(Extracting/Shifting Device),电连于该乘法电路,用来将具有该跳跃式浮点数表示法之该高位元数数位资料转换为具有该定点数表示法之一高位元数数位资料;一第一表示法转换电路(Representation Converter),电连于该资料接收端,用来将具有该跳跃式浮点数表示法之一低位元数数位资料转换为具有该定点数表示法之一高位元数数位资料,或者将具有该定点数表示法之一低位元数数位资料转换为具有该定点数表示法之一高位元数数位资料;一选择运算模组(Multiplexing Arithmetic Module),电连于该第一表示法转换电路以及萃取位移装置,用来执行选择及运算之功能;一储存装置(Storage Instrument),电连于该选择运算模组,用来储存经该选择运算模组处理后之至少一笔数位资料;一第二表示法转换电路,电连于该储存装置,用来将具有该定点数表示法之一高位元数数位资料转换为具有该跳跃式浮点数表示法之一低位元数数位资料;以及一资料写入端,用来将具有该跳跃式浮点数表示法之该低位元数数位资料写入一记忆装置(MemoryDevice)。23.如申请专利范围第22项之数位讯号处理器,其中每一数位资料系包含一标示位元(Sign bit)。24.如申请专利范围第23项之数位讯号处理器,其中每一具有该跳跃式浮点数表示法之低位元数数位资料系另包含一尾端识别码(Tail Mark)。25.如申请专利范围第24项之数位讯号处理器,其中该第一表示法转换电路系依据具有该跳跃式浮点数表示法之该低位元数数位资料之该尾端识别码及该标示位元,将具有该跳跃式浮点数表示法之该低位元数数位资料转换为具有该定点数表示法之该高位元数数位资料。26.如申请专利范围第24项之数位讯号处理器,其中该萃取位移装置系依据该乘法电路中具有该跳跃式浮点数表示法之该二低位元数数位资料之尾端识别码,将具有该跳跃式浮点数表示法之该高位元数数位资料转换为具有该定点数表示法之该高位元数数位资料。27.如申请专利范围第22项之数位讯号处理器,其中该第二表示法转换电路系依据该高位元数数位资料之绝对値大小,将具有该定点数表示法之该高位元数数位资料放大位移(Magnifying Shift)N位元,并舍弃预定数目之位元数,再设置一尾端识别码(TailMark),以产生具有该跳跃式浮点数表示法之该低位元数数位资料,其中N系为大于或等于零之整数。28.如申请专利范围第27项之数位讯号处理器,其中N的値系随着该高位元数数位资料之绝对値大小而变动,当该高位元数数位资料之绝对値愈大,N的値系愈小;当该高位元数数位资料之绝对値愈小,N的値系愈大。29.如申请专利范围第22项之数位讯号处理器,其中该萃取位移装置、该第一表示法转换电路、以及该第二表示法转换电路系连接于至少一启动控制讯号(Enabling Control Signal),用来分别判断是否启动该萃取位移装置,该第一表示法转换电路、以及该第二表示法转换电路。30.如申请专利范围第29项之数位讯号处理器,其中当该启动控制讯号启动该第一表示法转换电路时,该第一表示法转换电路系将具有该跳跃式浮点数表示法之该低位元数数位资料转换为具有该定点数表示法之该高位元数数位资料;当该启动控制讯号不启动该第一表示法转换电路时,该第一表示法转换电路系将具有该定点数表示法之该低位元数数位资料转换为具有该定点数表示法之该高位元数数位资料。31.如申请专利范围第29项之数位讯号处理器,其中当该启动控制讯号启动该第二表示法转换电路时,该第二表示法转换电路系将具有该定点数表示法之该高位元数数位资料转换为具有该跳跃式浮点数表示法之该低位元数数位资料;当该启动控制讯号不启动该第二表示法转换电路时,该第二表示法转换电路系将具有该定点数表示法之该高位元数数位资料转换为具有该定点数表示法之该低位元数数位资料。32.如申请专利范围第22项之数位讯号处理器,其中该选择运算模组系用来选择及运算至少一笔具有该定点数表示法之高位元数数位资料。33.如申请专利范围第22项之数位讯号处理器,其中该复数个数値表示法另包含有一整数表示法(Integer Representation)。图式简单说明:图一为习知一定点数式数位讯号处理器之一实施例之功能方块图。图二为本发明一数位讯号处理器之一实施例的功能方块图。图三为具有本发明跳跃式浮点数表示法之一数位资料的示意图。图四为图三跳跃式浮点数表示法一详细实施例之示意图。图五为图三跳跃式浮点数表示法之另一详细实施例之示意图。图六为本发明一方法实施例之流程图。图七为图六之一详细方法实施例的流程图。图八为本发明另一方法实施例的流程图。图九为图二数位讯号处理器中部分原件之一实施例的功能方块图。图十为图二数位讯号处理器之一详细实施例之功能方块图。图十一为图二数位讯号处理器之另一详细实施例之功能方块图。 |
