解决分支目标地址快取中死结提取条件的装置与方法

摘要

本发明是关于一种解决分支目标地址快取中死结提取条件的装置与方法，揭露一种避免微处理器内死结条件的方法，该微处理器包含一推测分支目标地址快取(BTAC)，预测一目标地址存在于由指令高速缓存中的一快取线中以响应一提取地址。分支目标地址快取错误地预测分支指令完全存在于快取线中，以至包含分支指令其余部分的下一快取线未被从指令高速缓存中提取。一指令格式器侦测到指令不完全存在于快取线中，停顿下来等待下一快取线。因目标地址并不存在于快取线中，故指令格式器并未收到更多快取线，又因微处理器并未产生推测指令提取，此未命中快取线也没从内存中提取出来。为避免这种死结现象，本发明的装置将分支目标地址快取内的该目标地址无效而重新尝试。

主权项

1、一种微处理器内具有一推测分支目标地址快取(BTAC)的一死结避免装置，其特征在于该装置包括：一第一信号，用以指示一指令高速缓存中的一提取地址未命中，其中该提取地址是由该分支目标地址快取所提供的一推测分支指令目标地址；一第二信号，用以指示该分支指令跨越两条快取线；一第三信号，用以指示该分支目标地址快取预测该分支指令并未跨越两条快取线，其中该两条快取线之一第二快取线因此而并未提取；以及控制逻辑电路，耦合至该第一、第二及第三信号，以响应于该第一、第二及第三信号的真值指示而将该分支目标地址快取内的该目标地址无效。