| 主权项 |
1.一种薄膜磁性体记忆装置,系具备复数个磁性体记忆胞为连续性配置之记忆胞阵列,而前述各磁性体记忆胞含有至少其一为对应记忆数据的方向受磁化之具有复数之磁性体层之磁性记忆元件,于前述记忆胞阵列外部更具备与前述复数个磁性体记忆胞为连续性配置之复数个形状假胞,又前述各形状假胞具有设计为同样于前述磁性记忆元件之构造及尺寸之假体磁性记忆元件。2.如申请专利范围第1项之薄膜磁性体记忆装置,其中前述记忆胞阵列为分割成复数个记忆体组块,前述复数个形状假胞,系于前述各记忆体组块之周边对于前述记忆体组块内之复数个磁性体记忆胞为连续性配置。3.如申请专利范围第1项之薄膜磁性体记忆装置,其中在前述复数个形状假胞i-i于前述假体磁性记忆元件同一平面的区域中,为更具备形成在不同于前述假体磁性记忆元件之层之电路元件。4.如申请专利范围第1项之薄膜磁性体记忆装置,其中前述各记忆胞更具备形成在不同于前述磁性记忆元件之层,而于数据读出时控制对于前述磁性记忆元件之通过电流之存取元件,前述薄膜磁性体记忆装置更具备设在前述记忆胞阵列之外部而与前述存取元件为连续性配置之复数个假体形状元件,前述各假体形状元件具有与前述存取元件同样之构造及尺寸,前述复数个形状假胞之至少一部分形成为利用与前述复数个假体形状元件中之一为同一的平面区域,于前述同一的平面区域,前述假体磁性记忆元件及前述假体形状元件为各形成在不同之层。5.一种半导体积体电路装置,具备各为包含配置有复数个磁性体记忆胞之记忆胞阵列之复数个电路组块,而前述各磁性体记忆胞含有至少其一为对应记忆数据的方向受磁化之具有复数之磁性体层之磁性记忆元件,以及前述复数个磁性体记忆胞,系被配置为共通于前述复数个电路组块,且于前述各磁性体记忆胞中前述磁性记忆元件的磁化容易轴为沿着同一方向。6.如申请专利范围第5项之半导体积体电路装置,其中前述各复数个电路组块包含:对前述复数个磁性体记忆胞,沿前述磁性记忆元件之磁化困难轴选择性的施加数据写入磁场之复数个第1数据写入线;配置成与前述复数个第1数据写入线为交叉的方向,对前述复数个磁性体记忆胞沿前述磁化容易轴选择性的施加数据写入磁场之复数个第2数据写入线;用以选择前述第1数据写入线之第1解码电路;以及用以选择前述第2数据写入线之第2解码电路,又以对于前述复数个电路组块为共通的,前述复数条之各第1数据写入线及前述复数条之各第2数据写入线为沿同一方向配置。7.一种薄膜磁性体记忆装置,具备复数个磁性体记忆胞为连续性配置之记忆胞阵列,前述各记忆胞含有至少其一为对应记忆数据之方向受磁化之具有复数之磁性体层之磁性记忆元件,又具备用以流通产生数据写入磁场以施加于前述磁性记忆元件之数据写入电流之数据写入配线,及前述数据写入配线以外之复数条配线,又以前述数据写入配线及复数条配线为配置成以使前述复数条配线的通过电流所分别产生之磁场的和比预定磁场为小。8.如申请专利范围第7项之薄膜磁性体记忆装置,其中前述预定磁场相当于前述数据写入磁场。9.如申请专利范围第7项之薄膜磁性体记忆装置,其中前述预定磁场为设定成在各前述磁性体记忆胞,即使在邻接之磁性体记忆胞施加有前述数据写入磁场时,亦为施加有前述预定磁场而使前述磁性记忆元件的磁化方向不被更新之准位。10.如申请专利范围第7项之薄膜磁性体记忆装置,其中当以前述数据写入电流为Iw,前述数据写入配线与前述磁性记忆元件之距离为r,又各通过前述复数条配线的电流为Ins,与前述磁性记忆元件之距离为rns时,前述数据写入配线及前述复数条配线为布局配置成以使前述复数条配线之各个对应之参数(Ins/rns)之总和为比有关前述数据写入配线之参数(Iw/r)为小。11.如申请专利范围第7项之薄膜磁性体记忆装置,其中当以前述数据写入电流为Iw,前述复数条配线之各通过电流为Ins,与前述磁性记忆元件之距离为rns,对于前述磁性记忆元件之角度偏差为时,前述数据写入配线及前述复数条配线为布局配置成以使分别对应于前述复数条配线之参数(Ins/rns).cos为考虑磁场方向之于各时间的总和为不超过前述预定磁场。12.如申请专利范围第7项之薄膜磁性体记忆装置,其中更具备各对应于前述复数条配线中至少其一而设,而各为驱动对应之配线之电压用之至少一个的内部电路,又前述各内部电路之至少其一含有用以限制前述对应之配线之通过电流之电流限制部。13.如申请专利范围第7项之薄膜磁性体记忆装置,其中于前述复数条配线之至少一部分其前述通过电流之产生期间各不同。14.如申请专利范围第7项之薄膜磁性体记忆装置,其中前述复数条配线之至少一部分为配置以使前述至少一部分之配线之前述通过电流分别产生之磁场们对于前述磁性体记忆胞为作用于互相抵消的方向。15.如申请专利范围第7项之薄膜磁性体记忆装置,其中前述复数条配线之各个于通过前述记忆胞阵列之正上方区域及正下方区域时,为避开前述磁性记忆元件之上部区域及下部区域,并对于前述磁性记忆元件为具有角度偏差的配置。图式简单说明:第1图说明依本发明之实施例的MRAM装置之整体构成之概略方块图。第2图表示配置在MTJ记忆胞阵列之数据写入用讯号配线之配置的方块图。第3图说明依本发明之实施例的MRAM装置之MTJ记忆胞的均匀性之概念图。第4图表示对应于正规记忆胞及假形状胞与讯号线之配置的详细图。第5图说明组装有第1实施例之MRAM装置之系统LSI之形状假胞的配置之概念图。第6图表示依第1实施例之第1变形例之MTJ记忆胞阵列的构成例电路图。第7图系详细说明第6图所示MTJ记忆胞阵列之构成的俯视图及剖视图。第8图表示依第1实施例之第2变形例之形状假胞之配置的概念图。第9图表示依第2实施例之形状假体(shape dummy)之配置的概念图。第10图表示第9图之V-W剖视图。第11图表示依第2实施例之变形例的形状假体之配置的第1概念图。第12图表示依第2实施例之变形例的形状假体之配置的第2概念图。第13A及13B图系用以说明第11图之假体行区域之构造的沿行方向之剖视图。第14图表示第3实施例之磁场施加装置之构成的概念图。第15图说明第14图之磁场施加装置之晶片的磁化步骤之概念图。第16图表示第3实施例之变形例之磁场施加装置之第1构成例概念图。第17图表示第3实施例之变形例之磁场施加装置之第2构成例概念图。第18图表示依第4实施例之备有复数个MTJ记忆胞阵列之半导体积体电路装置之第1构成例概略图。第19图表示依第4实施例之备有复数个MTJ记忆胞阵列之半导体积体电路装置之第2构成例概略图。第20A至20D图表示MTJ记忆胞形状之变形的概念图。第21图表示依第4实施例之备有复数个MTJ记忆胞阵列之半导体积体电路装置之第3构成例概略图。第22图表示点对称形状之MTJ记忆胞之效率的配置图。第23图说明作用于记忆阵列之磁性杂讯源之概念图。第24图说明由配线对MTJ记忆胞之磁性杂讯之作用的概念图。第25图表示用以限制成为磁性杂讯源之配线通过电流之构成的电路图。第26图说明第24图所示配线群之配置的剖视图。第27图说明依第5实施例之配线设计规则之第1概念图。第28图说明依第5实施例之配线设计规则之第2概念图。第29图说明依第5实施例之配线设计规则之第3概念图。第30图说明依第5实施例之配线设计规则之第4概念图。第31图表示依第5实施例之变形例的配线设计规则之概念图。第32图说明第6实施例之半导体积体电路装置所示之系统LSI的第1构成例的概略图。第33图说明第6实施例之系统LSI的第2构成例之概略图。第34图说明MHAM电路组块中之电源配线的配置例概念图。第35图说明周边电路区域之电源配线的配置图。第36图说明第6实施例之系统LSI的第3构成例概略图。第37图说明第6实施例之系统LSI的第3构成例概略图。第38图说明第6实施例之系统LSI的第4构成例概略图。第39图表示MTJ记忆胞之构成概略图。第40图说明MTJ记忆胞之数据写入动作之概念图。第41图表示数据写入电流与MTJ记忆胞之磁化状态之关系的概念图。第42图说明由MTJ记忆胞读出数据之概念图。第43图表示制作在半导体基板上之MTJ记忆胞的构造图。第44图说明装设有MRAM装置之系统LSI之一般性整体构成的概略图。第45A至45E图说明起因于MTJ记忆胞配置密度之疏密而于MTJ记忆胞制造时发生尺寸,形状及构造之不均匀的概念图。 |
