| 主权项 |
1.一种半导体电路装置,其包含有:内部电路,含有记忆资料的记忆单元,且形成于半导体晶片上;及复数焊垫,配置于上述内部电路的外部区域的晶片周边,上述复数焊垫包括,分散配置于上述晶片的至少4分割区域的外周部,且响应内部电路的输出入资料的语构成而于各上述分割区域选择性被使用的复数资料焊垫。2.如申请专利范围第1项之半导体电路装置,其中,上述晶片具有矩形形状,上述复数资料焊垫分散配置于上述晶片的对向的2边。3.如申请专利范围第1项之半导体电路装置,其中,上述复数焊垫包括对应于分散配置于上述4分割区域的资料焊垫而配置的电源焊垫,上述资料焊垫及上述电源焊垫,在响应上述语构成而于各分割区域中使用的焊垫数各异,上述语构成与允许最大位元数形成差异时,以在各上述分割区域所使用的焊垫间配置不使用的焊垫的方式,拉出间隔而使用上述焊垫。4.如申请专利范围第1项之半导体电路装置,其中,上述内部电路,系配置于上述4分割区域的各个区域,各个包括记忆资料的复数记忆体电路,上述半导体电路装置又具备,耦合各上述记忆体电路与上述复数资料焊垫的复数资料滙流排,各上述资料滙流排的负载电容相同。5.如申请专利范围第1项之半导体电路装置,其中,上述内部电路包括存取于上述记忆单元的记忆体选择电路,上述半导体电路装置又具备,于测试动作模式时,将从上述记忆体选择电路同时读出的记忆单元资料缩退而予以输出的缩退电路;及根据显示上述语构成的语构成指示信号,设定上述缩退电路的输出与上述复数资料焊垫的连接的连接控制电路。6.如申请专利范围第1项之半导体电路装置,其中,上述晶片具有矩形形状,上述复数资料焊垫分散配置于上述晶片的对向的2边,于第1封装体安装时,分散配置于上述4分割区域的资料焊垫响应语构成而被使用,于第2封装体安装时,沿着上述2边的一侧边分散配置的资料焊垫,响应上述语构成而被选择性使用。7.如申请专利范围第1项之半导体电路装置,其中,又包括对应配置于上述复数资料焊垫的复数资料滙流排线,上述复数资料滙流排线,以在响应上述语构成而使用的资料滙流排线间配置不使用的资料滙流排线的方式进行配置。8.一种半导体电路装置,其包含有:复数记忆单元;测试写入资料线,于测试动作模式时,对于上述复数记忆单元的指定数的记忆单元同时传输写入的资料;写入电路,于上述测试动作模式时,将上述测试写入资料线的资料同时写入上述指定数的记忆单元;及缩退电路,的上述测试动作模式时,缩退上述指定数的记忆单元的读出资料,输出显示缩退结果于与上述测试写入资料线各异的测试读出资料线的信号,上述测试写入及测试读出资料线,系于正常动作模式时,传输写入资料及读出资料两者。9.如申请专利范围第8项之半导体电路装置,其中,上述测试读出资料线至少包括第1及第2的资料线,上述缩退电路具备;分别对应于上述指定数的记忆单元而配置,将自活性化时对应的记忆单元读出的资料缩退,并将该缩退结果输出于上述第1及第2资料线的第1及第2压缩电路;及于上述测试动作模式时,将上述第1及第2压缩电路的输出信号缩退,生成最终缩退结果,介由与对应于上述第1及第2资料线而配置的输出电路各异的输出电路输出的最终缩退电路。10.如申请专利范围第8项之半导体电路装置,其中,又具备于正常动作模式时,传输复数位元的资料的内部资料滙流排,上述测试写入资料线与上述测试读出资料线,系于上述内部资料滙流排相互邻接配置。11.如申请专利范围第8项之半导体电路装置,其中,上述测试读出资料线具备第1及第2资料线,上述缩退电路具备;进行上述指定数的记忆单元的第1数量的记忆单元的资料的缩退,并输出显示该缩退结果于上述第1资料线的信号的第1压缩电路;及进行上述指定数的记忆单元的剩余数量的记忆单元的资料的缩退,并输出显示该缩退结果于上述第2资料线的信号的第2压缩电路。12.如申请专利范围第8项之半导体电路装置,其中,上述测试写入资料线包括,分别对应于配置于各异的资料输出入焊垫,于正常动作模式时,传输来自对应的焊垫的资料的复数内部资料线,上述写入电路具备,上述测试动作模式时,将上述复数的内部资料线的预定的内部资料线的资料传输给上述复数内部资料线的剩余内部资料线的耦合电路;及根据各上述内部资料线的资料,传输资料给选择记忆单元的写入驱动器,上述预定的内部资料线系于正常动作模式时及上述测试动作模式时,传输相同的对应资料输出入焊垫的资料,上述耦合电路及上述写入驱动器的至少一者,具备上述测试动作模式时,根据模式指示信号,选择性反转所供给的资料并予以传输的反转电路。13.一种半导体电路装置,其包含有:复数的记忆单元,各个有进行记忆资料的刷新的必要;刷新电路,以设定之刷新周期用以将上述复数记忆单元的记忆资料刷新;及刷新周期设定电路,用以根据收纳之安装封装体,固定设定上述刷新周期。14.如申请专利范围第13项之半导体电路装置,其中,上述刷新周期设定电路,系基于封装体指定资讯,将上述刷新周期固定设定于第1及第2刷新周期的一方。15.如申请专利范围第13项之半导体电路装置,其中,上述刷新周期包括,藉由执行4K次刷新,而1次执行上述复数记忆单元之记忆资料的刷新的4K刷新周期;及为了1次刷新上述记忆单元所有的资料而执行8K次刷新的8K刷新周期,上述刷新周期设定电路,在被安装2个相同晶片的多晶片模组安装时,将上述刷新周期设定为上述8K刷新周期。16.如申请专利范围第13项之半导体电路装置,其中,上述刷新电路包括,以所设之周期发行要求刷新执行的刷新要求的刷新定时电路;及根据上述刷新要求执行刷新的刷新执行电路,上述刷新周期设定电路,系响应上述被安装之封装体来设定上述刷新定时电路的刷新周期要求发行周期。17.如申请专利范围第13项之半导体电路装置,其中,又具备对应配置于上述复数之记忆单元,各个进行选择记忆单元与资料的授受的复数全局资料线;根据位址信号选择上述复数之全局资料线,生成耦合于内部资料滙流排的资料线选择信号的电路;及根据上述安装封装体,将供给上述资料线选择电路的位址信号的指定位元,设定为列位址信号的指定的位元与行位址信号的指定位元的任一者的电路。18.一种半导体电路装置,其包含有:复数输出入电路,分别配置于晶片的4分割区域,各个用以输出入资料;掩蔽焊垫,分别对应于此等4分割区域而配置,于活性化时,各个输入施加掩蔽于对应的区域的输出入电路的资料的写入及读出的复数掩蔽信号。19.如申请专利范围第18项之半导体电路装置,其中,各上述输出入电路进行复数位元的资料的输出入,各上述掩蔽信号,于活性化时对于对应区域的针对输出入电路的复数位元的资料共同施加掩蔽。20.如申请专利范围第18项之半导体电路装置,其中,又具备对应于上述4分割区域而配置于上述晶片外周,各个进行对应区域的输出入电路与资料的授受的复数焊垫群,各上述焊垫群具备复数的焊垫。21.如申请专利范围第18项之半导体电路装置,其中,上述半导体电路装置系安装于多晶片封装体,于上述多晶片封装体至少配置2个相同构成的上述晶片。22.一种半导体电路装置,其包含有:记忆体阵列,具有复数记忆单元;复数的全局资料线,各个进行上述记忆体阵列的选择记忆单元与资料的授受;复数的前置放大器电路,对应于各上述全局资料线而配置,各个放大并输出活性化时对应的全局资料线的资料;内部资料滙流排,具有指定数的位元幅,传输上述复数的前置放大器电路的输出信号;及复数的焊垫,对应于内部资料滙流排的滙流排线而配置,上述复数焊垫数与上述指定数的位元相等,焊垫连接电路,至少根据显示外部输出入资料的位元幅的语构成,来设定上述内部资料滙流排的滙流排线与上述复数焊垫的耦合。23.如申请专利范围第22项之半导体电路装置,其中,上述焊垫连接电路具备分别对应配置于上述内部资料滙流排的滙流排线的复数读出驱动电路;及响应语构成来设定上述内部资料滙流排的滙流排线与上述读出驱动电路的连接的连接电路,上述读出驱动电路的输出信号被传输给对应配置于各上述焊垫的输出缓冲器电路的对应的输出缓冲器电路。24.如申请专利范围第22项之半导体电路装置,其中,上述焊垫连接电路系根据行位址信号位元与上述语构成资讯,来设定上述内部资料滙流排的滙流排线与上述复数焊垫的连接。25.如申请专利范围第22项之半导体电路装置,其中,上述连接电路系响应根据行位址信号所生成的信号。26.如申请专利范围第22项之半导体电路装置,其中,上述连接控制电路还响应藉由指示来自前置放大器的资料的内部读出/传输的资料闩锁指示信号与行位址信号位元所生成的信号。27.如申请专利范围第22项之半导体电路装置,其中,上述内部资料滙流排,在产生响应语构成而使用的资料滙流排线与未被使用的资料滙流排线时,藉由不使用滙流排线屏蔽邻接之使用滙流排线,而配置所使用的资料滙流排线。图式简单说明:图1为概略显示本发明之半导体电路装置之多晶片封装体安装时的构成图。图2为概略显示本发明之半导体电路装置之要部构成图。图3为概略显示图2所示记忆体阵列的构成图。图4为概略显示图2所示刷新控制电路及列系控制电路的构成图。图5为概略显示图5所示记忆组控制电路及图2所示列系电路的构成图。图6为显示图4所示刷新区域指定电路的构成的一例图。图7A为显示8K刷新周期时的刷新记忆组的图,图7B为显示4K刷新周期时的刷新记忆组的图。图8为显示图2所示刷新周期设定电路的构成的一例图。图9为显示图2所示刷新周期设定电路的其他构成的一例图。图10为显示图4所示刷新定时器的构成的一例图。图11为显示图10所示偏向设定电路的构成的一例图。图12为显示图10所示环形震荡电路的构成的一例图。图13为概略显示图4所示刷新定时器的其他构成的图。图14为显示图13所示计时器的构成的一例图。图15A为显示128Mb记忆体的外部列位址的构成图,图15B为显示256Mb记忆体的外部列位址的构成图。图16为显示本发明之实施形态2之半导体电路装置之记忆体阵列的位址分配的图。图17为概略显示图16所示记忆体阵列的全局资料线的配置的图。图18为概略显示本发明之实施形态2之资料线选择部的构成图。图19为概略显示本发明之实施形态2之资料线选择信号产生部的构成图。图20为概略显示本发明之实施形态2之写入/读出控制部的构成图。图21为概略显示本发明之实施形态2之内部写入/读出部的构成图。图22为概略显示本发明之实施形态3之半导体电路装置的焊垫配置的图。图23为概略显示图22所示DQ焊垫群与DQ焊垫的配置的图。图24为显示本发明之实施形态3之多晶片封装体安装时的晶片配置的一例图。图25为概略显示本发明之实施形态3之多晶片封装体安装时的晶片配置的其他配置的图。图26(A)~(D)为概略显示本发明之实施形态4之半导体电路装置的使用资料焊垫的配置图。图27为概略显示本发明之实施形态4之资料焊垫的配置图。图28为具体显示本发明之实施形态4之半导体电路装置的焊垫配置的图。图29为概略显示进行本发明之实施形态5之半导体电路装置的32位元构成时的缩退测试部分的构成图。图30为概略显示进行16位元构成时的缩退测试部分的构成图。图31为概略显示进行本发明之实施形态5之半导体电路装置的8位元构成时的缩退动作部分的构成图。图32为概略显示进行本发明之实施形态5之半导体电路装置的资料焊垫及缩退结果输出焊垫的配置的一例图。图33为显示本发明之实施形态6之半导体电路装置的内部资料滙流排的配置图。图34为具体显示图33所示内部资料滙流排的配置图。图35为概略显示本发明之实施形态6之半导体电路装置的记忆体次块及内部资料滙流排的连接的图。图36为概略显示本发明之实施形态6之半导体电路装置的16位元构成时的内部资料滙流排与记忆块的连接的图。图37为概略显示本发明之实施形态6之半导体电路装置的8位元构成时的记忆次块与内部资料滙流排的连接的图。图38为概略显示本发明之实施形态6之变化例的记忆体阵列的资料位元的分配的图。图39为概略显示本发明之实施形态6之变化例之半导体电路装置之内部资料写入/读出部的构成图。图40为显示图39所示多工器的构成的一例图。图41为概略显示本发明之实施形态6之变化例的32位元构成时的内部资料滙流排与全局资料线的连接的图。图42为概略显示本发明之实施形态6之变化例的16位元构成时的内部资料滙流排与全局资料线的连接的图。图43为概略显示本发明之实施形态6之变化例的8位元构成时的全局资料线与内部资料线的连接的图。图44为概略显示本发明之实施形态7之内部资料滙流排的构成图。图45为概略显示本发明之实施形态7之半导体电路装置的资料焊垫的配置图。图46为概略显示本发明之实施形态7之半导体电路装置的多晶片封装安装时的构成图。图47为具体显示本发明之实施形态7之资料焊垫的配置图。图48为概略显示本发明之实施形态7之变化例的图。图49为显示图48所示资料线转换电路的构成的一例图。图50为显示本发明之实施形态7之半导体电路装置的单晶片封装安装时的搭焊接合的态样的一例图。图51为概略显示本发明之实施形态8之半导体电路装置的要部构成图。图52为显示图51所示全局资料线选择用多工器的构成的一例图。图53为显示图51所示8位元构成用多工器的构成的一例图。图54为显示图51所示16位元构成用多工器的构成的一例图。图55为概略显示本发明之实施形态8之半导体电路装置的资料焊垫与选择记忆单元的对应图。图56为概略显示本发明之实施形态8之变化例的构成图。图57为概略显示本发明之实施形态9之半导体电路装置的要部构成图。图58为更为具体显示图57所示内部写入/读出电路的构成图。图59为显示图58所示写入驱动器的构成的一例图。图60为显示图58所示前置放大器的构成的一例图。图61为显示图58所示压缩器的构成的一例图。图62为显示本发明之实施形态9之半导体电路装置的资料输出入部的构成的一例图。图63为概略显示本发明之实施形态10之半导体电路装置的要部构成图。图64为具体显示图63所示构成之内部资料滙流排与传输资料的关系图。图65为概略显示本发明之实施形态10之变化例之半导体电路装置的要部构成图。图66为具体显示图65所示构成之内部资料滙流排线与多位元测试传输资料的关系图。图67为具体显示本发明之实施形态10之内部资料线与多位元测试时的传输资料的对应图。图68为概略显示本发明之实施形态11之半导体电路装置的要部构成图。图69为概略显示本发明之实施形态11之测试资料与记忆单元写入资料的对应图。图70为概略显示本发明之实施形态11之测试资料与记忆单元写入资料的对应关系图。图71为概略显示本发明之实施形态11之正常动作时的写入资料与外部资料的对应关系图。图72为概略显示习知单晶片封装体的构成图。图73为概略显示习知多晶片封装体安装时的晶片配置的构成图。图74为概略显示图73所示多晶片封装体的资料端子的配置图。 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