| 主权项 |
1.一种电脑可读取之记忆媒体,其系保存以逻辑单 元之单位构成产品之至少一部份之际使用之逻辑 单元之延迟库之电脑可读取之记忆媒体,其特征为 前述延迟库具备: 前述逻辑单元之输入信号转移时间;以及 前述逻辑单元之输出附属电容;以及 计算前述输入信号转移时间与前述输出附属电容 被给予前述逻辑单元时之前述逻辑单元之延迟时 间之经时变化之际使用之参数。2.如申请专利范 围第1项记载之电脑可读取之记忆媒体,其中作为 前述参数,依据前述逻辑单元之传达延迟之时间依 存性之劣化D在设经过时间为t、初期之延迟量为tp 0.经年之延迟量为tp时,具有: D=tp/tp0=Actn 成立之Ac以及n, 前述Ac系依存于该逻辑单元之电路构成与该逻辑 单元所接受之偏压电压之参数,前述n为时间依存 性之斜度,系依存于前述电路构成与该逻辑单元之 接受之偏压电压之参数。3.如申请专利范围第2项 记载之电脑可读取之记忆媒体,其中前述延迟库更 具有:前述逻辑单元之输出信号上升时之传达延迟 ,以及输出信号下降时之传达延迟。4.如申请专利 范围第3项记载之电脑可读取之记忆媒体,其中前 述延迟库更具有:前述逻辑单元之输出信号上升转 移时间,以及输出信号下降转移时间。5.如申请专 利范围第4项记载之电脑可读取之记忆媒体,其中 前述延迟库系以表形式被表示。6.如申请专利范 围第1项记载之电脑可读取之记忆媒体,其中作为 前述参数,依据前述逻辑单元之传达延迟之时间依 存性之劣化D在考虑负载Dt、频率f时, 具有:D=Ac(Dtf/f0t)n= Bc(Dtft)n Bc=Ac/f0n f0=分离Ac与n时之频率, 成立,取两边之对数, log(D)=log(Bc)+nlog(Dtft), 或 log(D)=+log(Dtft), 或 LogD=log(D)=+nLogF+ nLog t+nLogDt LogDt=log(Dt) 成立之与n, 前述LogF系频率f之对数形,前述Log t系时间t之对数 形。7.如申请专利范围第6项记载之电脑可读取之 记忆媒体,其中前述延迟库更具有:前述逻辑单元 之输出信号上升时之传达延迟,以及输出信号下降 时之传达延迟。8.如申请专利范围第7项记载之电 脑可读取之记忆媒体,其中前述延迟库更具有:前 述逻辑单元之输出信号上升转移时间,以及输出信 号下降转移时间。9.如申请专利范围第8项记载之 电脑可读取之记忆媒体,其中前述延迟库系以表形 式被表示。10.一种半导体装置之设计方法,其系利 用以逻辑单元之单位构成半导体装置之至少一部 份之际使用之逻辑单元以设计半导体装置之设计 方法,其特征为具有: 根据保存: 前述逻辑单元之输入信号转移时间;以及 逻辑单元之输出附属电容; 计算前述输入信号转移时间与前述输出附属电容 被给予时之逻辑单元之延迟时间之经时变化之际 使用之参数;以及 输出信号上升转移时间以及输出信号下降转移时 间;以及 输出信号上升时之传达延迟以及输出信号下降时 之传达延迟;等之延迟库,来计算关于构成前述半 导体装置之逻辑单元之传达延迟,制作标准延迟档 之工程;以及 根据此标准延迟档,来合计构成前述关键路径之逻 辑单元之传达延迟之値以求得前述半导体装置之 关键路径之合计传达延迟之工程。11.如申请专利 范围第10项记载之半导体装置之设计方法,其中前 述延迟库具有温度变动以及电源电压变动之参数, 此参数被当成不需要依据每一逻辑单元或负荷条 件而个别抽出之全体常数处理之。12.一种半导体 装置之设计方法,其系组合复数之逻辑单元以设计 半导体装置之至少一部份之半导体装置之设计方 法,其特征为具备: 求取构成前述半导体装置之至少一部份之各逻辑 单元之信赖度系数之工程;以及 在前述各逻辑单元之中,使对于具有第1信赖度系 数之逻辑单元之信赖度系数减少成能够控制在比 预先设定之前述第1信赖度系数低之第2信赖度与 比前述第2信赖度低之第3信赖度之间之工程。13. 如申请专利范围第12项记载之半导体装置之设计 方法,其中更具有:前述各逻辑单元之中,使对于未 满足信赖度要求之逻辑单元之信赖度系数增加以 控制在预先设定之前述第2信赖度与前述第3信赖 度之间之工程。14.如申请专利范围第13项记载之 半导体装置之设计方法,其中前述信赖度系数RF在 以初期之延迟量为tp0.经年之延迟量为tp时,表示 为: RF=1/(感度劣化) 劣化=各逻辑单元之tp/tp0 感度=(逻辑产品之关键路径之tp/tp0)/(各逻辑单 元之tp/tp0)。15.如申请专利范围第14项记载之半 导体装置之设计方法,其中前述信赖度系数可以藉 由改变前述各逻辑单元之输入信号转移时间来变 更, 在改变前述输入信号转移时间时, (1)改变先行单元之电流驱动、 (2)藉由: (a)藉由中介部之路径变更,来改变输入侧之电阻负 荷与电容负荷、或 (b)实行先行单元与现在单元间之缓冲器之附加/插 入、或去除,来改变先行单元与现在单元间之中介 部之电容性负荷。16.如申请专利范围第14项记载 之半导体装置之设计方法,其中前述信赖度系数系 藉由改变前述各逻辑单元之输出信号转移时间可 以变更, 在改变前述输出信号转移时间之情形, (1)改变现在单元之电流驱动、 (2)藉由改变(a)藉由中介部之路径变更,改变输出侧 之电阻负荷与电容负荷、或 (b)实行现在单元与后续单元间之缓冲器之附加/插 入、或去除以改变现在单元与后续单元间之中介 部之电容性负荷。17.如申请专利范围第13项记载 之半导体装置之设计方法,其中前述第2信赖度以 及前述第3信赖度系依存前述半导体装置之电路动 作时间与劣化容许値而被设定。18.如申请专利范 围第1项记载之电脑可读取之记忆媒体,其中在前 述延迟库包含:相互不同之复数之逻辑单元之输入 信号转移时间、逻辑单元之输出附属电容、以及 计算逻辑单元之延迟时间之经时变化之际使用之 参数。19.如申请专利范围第18项记载之电脑可读 取之记忆媒体,其中作为前述参数,依据前述逻辑 单元之传达延迟之时间依存性之劣化D在设经过时 间为t、初期延迟量为tp0.经年之延迟量为tp时, 具有D=tp/tp0=Actn 成立之Ac以及n, 前述Ac为依存于电路构成与逻辑单元之接受偏压 电压之参数,前述n为时间依存性之斜度,系依存于 前述电路构成与该逻辑单元之接受偏压电压之参 数。20.如申请专利范围第18项记载之电脑可读取 之记忆媒体,其中作为前述参数,依据上述逻辑单 元之传达延迟之时间依存性之劣化D在考虑负载Dt 、频率f时, 具有:D=Ac(Dtf/f0t)n= Bc(Dtft)n Bc=Ac/f0n f0=分离Ac与n时之频率,成立,取两边之对数, log(D)=log(Bc)+nlog(Dtft),或 log(D)=+log(Dtft),或 LogD=log(D)=+nLogF+ nLog t+nLogDt LogDt=log(Dt)成立之与n, 前述LogF系频率f之对数形,前述Log t系时间t之对数 形。21.如申请专利范围第1项记载之电脑可读取之 记忆媒体,其中在前述记忆媒体进而记忆表示前述 逻辑单元之资料。22.如申请专利范围第18项记载 之电脑可读取之记忆媒体,其中在前述记忆媒体进 而记忆表示前述逻辑单元之资料。23.一种电脑可 读取之记忆媒体,其系储存半导体装置之设计之际 之逻辑单元之延迟库之电脑可读取之记忆媒体,其 特征为前述延迟库包含: 可以给予前述逻辑单元之复数之输入信号转移时 间;以及 可以给予前述逻辑单元之复数之输出附属电容;以 及 计算前述复数之输入信号转移时间之内之一与前 述复数之输出附属电容之内之一被给予前述逻辑 单元时之前述逻辑单元之延迟时间之经时变化之 际使用之参数。24.如申请专利范围第23项记载之 电脑可读取之记忆媒体,其中在前述延迟库包含: 相互不同之复数之逻辑单元之输入信号转移时间 、逻辑单元之输出附属电容、以及计算逻辑单元 之延迟时间之经时变化之际之参数。25.如申请专 利范围第23项记载之电脑可读取之记忆媒体,其中 作为前述参数,依据前述逻辑单元之传达延迟之时 间依存性之劣化D在设经过时间为t、初期延迟量 为tp0.经年之延迟量为tp时, 具有D=tp/tp0=Actn 成立之Ac以及n, 前述Ac为依存于电路构成与逻辑单元之接受偏压 电压之参数,前述n为时间依存性之斜度,系依存于 前述电路构成与该逻辑单元之接受偏压电压之参 数。26.如申请专利范围第23项记载之电脑可读取 之记忆媒体,其中作为前述参数,依据前述逻辑单 元之传达延迟之时间依存性之劣化D在考虑负载Dt 、频率f时, 具有:D=Ac(Dtf/f0t)n= Bc(Dtft)n Bc=Ac/f0n f0=分离Ac与n时之频率,成立,取两边之对数, log(D)=log(Bc)+nlog(Dtft) ,或 log(D)=+log(Dtft),或 LogD=log(D)=+nLogF+ nLog t+nLogDt LogDt=log(Dt)成立之与n, 前述LogF系频率f之对数形,前述Log t系时间t之对数 形。图式简单说明: 图1系显示本发明之一实施形态之半导体装置之设 计系统之机能方块图。 图2系显示构筑本发明之一实施形态之半导体装置 之设计系统之工程工作站之概略构成图。 图3(a)、图3(b)、图3(c)系于本发明之一实施形态中, 显示反相器之电路图(图3(a))、显示输入电压以及 输出电压之信号波形图(图3(b))、显示对于时间之 劣化之特性图(图3(c))。 图4系显示于本发明之一实施形态中,反相器单元 之说明图。 图5系显示于本发明之一实施形态中,结合各种单 元而形成之1个之系统/产品之说明图。 图6系显示于本发明之一实施形态中,在延迟库创 造之际之基本的流程之流程图。 图7系显示于本发明之一实施形态中,被包含在延 迟库之各种定时或其它之资讯之定义之说明图。 图8系显示于本发明之一实施形态中,保存资料之 表形式之延迟库之说明图。 图9系显示于本发明之一实施形态中,标准延迟档 案之创造之说明图。 图10系显示于本发明之一实施形态中,简单之反相 器单元之输入信号转移时间TinTRAN与依存于输出附 属电容CL之输出信号下降时之传达延迟TpFALL之说 明图。 图11系显示于本发明之一实施形态中,对于输入信 号转移时间TinTRAN之输出信号下降时之传达延迟 TpFALL之特性图。 图12系显示于本发明之一实施形态中,对于输出附 属电容CL之输出信号下降时之传达延迟TpFALL之特 性图。 图13系显示于本发明之一实施形态中,附加热载子 劣化参数之表形式之延迟库之说明图。 图14系显示于本发明之一实施形态中,关于2个不同 单元之输入信号转移时间TinTRAN与输出附属电容CL 之参数Ac与n之说明图。 图15系显示于本发明之一实施形态中,对于输出附 属电容CL与参数Ac之输入信号转移时间TinTRAN之特 性图。 图16系显示于本发明之一实施形态中,附加利用修 正法之热载子劣化参数之表形式的延迟库之说明 图。 图17系显示于本发明之一实施形态中,产品之各种 单元之信赖度系数RF之说明图。 图18系显示于本发明之一实施形态中,将全部之单 元的信赖度系数RF控制于裕度内之情形之说明图 。 图19系显示于本发明之一实施形态中,对于输入信 号上升时间tr,将劣化D控制在裕度内之情形的说明 图。 图20系显示于本发明之一实施形态中,对于输出信 号下降时间tf,将劣化D控制在裕度内之情形的说明 图。 图21系显示于本发明之一实施形态中,被插入单元 间之电容负荷CL以及电阻负荷RL之相互接续之构成 图。 图22系显示于本发明之一实施形态中,接续多数之 单元之输入/输出之构成之构成图。 图23系显示于本发明之一实施形态中,电阻负荷RL 与电容负荷CL之简略表记法之说明图。 图24系显示于本发明之一实施形态中,对于电流驱 动能力IDRIVE之输入信号上升时间tr之作用之说明 图。 图25系显示于本发明之一实施形态中,对于电流驱 动能力IDRIVE之劣化D之说明图。 图26系显示于本发明之一实施形态中,对于电流驱 动能力IDRIVE之输出信号下降时间tf之作用之说明 图。 图27系显示于本发明之一实施形态中,对于电流驱 动能力IDRIVE之劣化D之说明图。 图28系显示于本发明之一实施形态中,对先行单元 与现行单元间、现在单元与后续单元间之缓冲器 之附加/插入、或去除之实行之说明图。 图29系显示于本发明之一实施形态中,被使用于产 品设计之最适当化工程之记号之说明图。 图30系显示于本发明之一实施形态中,将全部之单 元的信赖度系数RF控制于水准内地,最适当化单元 库之工程之流程图。 图31系显示于本发明之一实施形态中,必要以上之 高信赖度之情形的缓冲器修正工程之流程图。 图32系显示于本发明之一实施形态中,一面极小地 保持单元面积之增加,一面使信赖度增加之最适当 化工程之流程图。 图33系显示于本发明之一实施形态中,接续于图32, 一面极小地保持单元面积之增加,一面使信赖度增 加之最适当化工程之流程图。 图34系显示于本发明之一实施形态中,有效期限不 同之产品A与产品B之信赖度系数RF之变更之说明图 。 图35系显示作为本发明之前提之MOSFET电晶体动作 之饱和区域模式(Vds>Vdsat)之说明图。 图36系显示作为本发明之前提之电晶体动作之汲 极电流减少之特性图。 图37系显示成为本发明之前提之半导体装置之设 计系统之机能方块图。 |
