| 主权项 |
1.一种降低LPC控制主机的LDRQ输入脚位数目之方法,该LPC控制主机系串接至少一LDRQ控制周边装置,且该LDRQ控制周边装置系与复数个周边装置相连接,该LDRQ控制周边装置包含一LDRQ控制装置,该方法系包括下列步骤:将输入至该LDRQ控制装置之LDRQ讯号作解码处理后得到DRQ讯号;将上一级输入之该DRQ讯号与本身之DRQ讯号作优先权之仲裁;及将经过优先权仲裁得到的该DRQ讯号,经编码处理后之LDRQ讯号输出至下一级串接LDRQ控制周边装置或该LPC控制主机之LDRQ输入脚位。2.如申请专利范围第1项所述之降低LPC控制主机的LDRQ输入脚位数目之方法,系利用一解码电路装置对该LDRQ讯号进行解码处理。3.如申请专利范围第1项所述之降低LPC控制主机的LDRQ输入脚位数目之方法,其中该LDRQ控制装置输入之LDRQ讯号,为该复数个周边装置输出之LDRQ讯号。4.如申请专利范围第1项所述之降低LPC控制主机的LDRQ输入脚位数目之方法,其中该LDRQ控制装置输入之LDRQ讯号,为该前一级串接之LDRQ控制周边装置及该复数个周边装置输出之LDRQ讯号。5.如申请专利范围第1项所述之降低LPC控制主机的LDRQ输入脚位数目之方法,系利用一DRQ控制电路装置对该DRQ讯号做优先权之仲裁。6.如申请专利范围第1项所述之降低LPC控制主机的LDRQ输入脚位数目之方法,其中该DRQ讯号为直接存取记忆体或滙流排主控器要求之DRQ讯号。7.如申请专利范围第1项所述之降低LPC控制主机的LDRQ输入脚位数目之方法,其中该DRQ讯号之优先权仲裁,系以该复数个周边装置与该本身装置之功能重要性决定。8.如申请专利范围第1项所述之降低LPC控制主机的LDRQ输入脚位数目之方法,其中该DRQ讯号之优先权仲裁,系以该上一级串接LDRQ控制周边装置仲裁结果之装置、该复数个周边装置及该本身装置之功能重要性决定。9.如申请专利范围第1项所述之降低LPC控制主机的LDRQ输入脚位数目之方法,系利用一编码电路装置对该DRQ讯号进行编码处理。10.如申请专利范围第1项所述之降低LPC控制主机的LDRQ输入脚位数目之方法,系可用于与该LPC控制主机串接之该LDRQ控制周边装置上。11.如申请专利范围第1项所述之降低LPC控制主机的LDRQ输入脚位数目之方法,其中该与LPC控制主机串接之LDRQ控制周边装置的串接排列顺序系可以依其功能重要性排列。12.如申请专利范围第1项所述之降低LPC控制主机的LDRQ输入脚位数目之方法,其中该LPC控制主机只需一LDRQ输入脚位。13.如申请专利范围第1项所述之降低LPC控制主机的LDRQ输入脚位数目之方法,其中该LDRQ讯号及该DRQ讯号之输出输入讯号为二进位码。14.一种降低LPC控制主机的LDRQ输入脚位数目之装置,该装置系为一LDRQ控制装置,该LPC控制主机系串接至少一LDRQ控制周边装置,且该LDRQ控制周边装置系与复数个周边装置相连接,该LDRQ控制装置系装设于该LDRQ控制周边装置内,主要构造系包括有:一解码电路装置,将输入之LDRQ讯号作解码转换为DRQ讯号;一DRQ控制电路装置,将输入之DRQ讯号和该本身之DRQ讯号做优先权之仲裁;及一编码电路装置,将输入之DRQ讯号作编码转换为LDRQ讯号,将该LDRQ讯号输出至该下一级串接LDRQ控制周边装置或该LPC控制主机之LDRQ输入脚位。15.如申请专利范围第14项所述之降低LPC控制主机的LDRQ输入脚位数目之装置,其中该解码电路装置,系将该LDRQ讯号还原被编码之讯号。16.如申请专利范围第14项所述之降低LPC控制主机的LDRQ输入脚位数目之装置,其中该与LPC控制主机串接之LDRQ控制周边装置的串接排列顺序系可以依其功能重要性排列。17.如申请专利范围第14项所述之降低LPC控制主机的LDRQ输入脚位数目之装置,其中该LPC控制主机只需一LDRQ输入脚位。18.一种降低LPC控制主机的LDRQ输入脚位数目之方法,该LPC控制主机系串接至少一LDRQ控制装置,且该LDRQ控制装置系与复数个周边装置相连接,该方法系包括下列步骤:将输入至该LDRQ控制装置之LDRQ讯号作解码处理后得到DRQ讯号;将上一级输入之该DRQ讯号作优先权之仲裁;及将经过优先权仲裁得到的该DRQ讯号,经编码处理后之LDRQ讯号输出至下一级串接LDRQ控制装置或该LPC控制主机之LDRQ输入脚位。19.如申请专利范围第18项所述之降低LPC控制主机的LDRQ输入脚位数目之方法,系利用一解码电路装置对该LDRQ讯号进行解码处理。20.如申请专利范围第18项所述之降低LPC控制主机的LDRQ输入脚位数目之方法,其中该LDRQ控制装置输入之LDRQ讯号,为该复数个周边装置输出之LDRQ讯号。21.如申请专利范围第18项所述之降低LPC控制主机的LDRQ输入脚位数目之方法,其中该LDRQ控制装置输入之LDRQ讯号,为该前一级串接之LDRQ控制装置及该复数个周边装置输出之LDRQ讯号。22.如申请专利范围第18项所述之降低LPC控制主机的LDRQ输入脚位数目之方法,系利用一DRQ控制电路装置对该DRQ讯号做优先权之仲裁。23.如申请专利范围第18项所述之降低LPC控制主机的LDRQ输入脚位数目之方法,其中该DRQ讯号为直接存取记忆体或滙流排主控器要求之DRQ讯号。24.如申请专利范围第18项所述之降低LPC控制主机的LDRQ输入脚位数目之方法,其中该DRQ讯号之优先权仲裁,系以该复数个周边装置之功能重要性决定。25.如申请专利范围第18项所述之降低LPC控制主机的LDRQ输入脚位数目之方法,其中该DRQ讯号之优先权仲裁,系以该上一级串接LDRQ控制装置仲裁结果之装置及该复数个周边装置之功能重要性决定。26.如申请专利范围第18项所述之降低LPC控制主机的LDRQ输入脚位数目之方法,系利用一编码电路装置对该DRQ讯号进行编码处理。27.如申请专利范围第18项所述之降低LPC控制主机的LDRQ输入脚位数目之方法,系可用于与该LPC控制主机串接之该LDRQ控制装置上。28.如申请专利范围第18项所述之降低LPC控制主机的LDRQ输入脚位数目之方法,其中该LPC控制主机只需一LDRQ输入脚位。29.如申请专利范围第18项所述之降低LPC控制主机的LDRQ输入脚位数目之方法,其中该LDRQ讯号及该DRQ讯号之输出输入讯号为二进位码。30.一种降低LPC控制主机的LDRQ输入脚位数目之装置,该LPC控制主机系与至少一LDRQ控制装置相串接,且该LDRQ控制装置系与复数个周边装置相连接,该LDRQ控制装置主要构造系包括有:一解码电路装置,将输入之LDRQ讯号作解码转换为DRQ讯号;一DRQ控制电路装置,将输入之DRQ讯号做优先权之仲裁;及一编码电路装置,将输入之DRQ讯号作编码转换为LDRQ讯号,将该LDRQ讯号输出至该下一级串接LDRQ控制装置或该LPC控制主机之LDRQ输入脚位。31.如申请专利范围第30项所述之降低LPC控制主机的LDRQ输入脚位数目之装置,其中该解码电路装置,系将该LDRQ讯号还原被编码之讯号。32.如申请专利范围第30项所述之降低LPC控制主机的LDRQ输入脚位数目之装置,其中该LPC控制主机只需一LDRQ输入脚位。图式简单说明:第一图系为习知LPC控制主机的LDRQ连接之方块示意图;第二图系为本发明之一较佳实施例之方块示意图;及第三图系为本发明之另一较佳实施例之方块示意图。 |
