| 主权项 |
1.一种对EEPROM(电气可抹除可规划唯读记忆体)进行系统内规划的方法,该等EEPROM系耦合来对可规划逻辑装置提供组态程式码,各个EEPROM系位于一系统之多个电路板中的一特定电路板上,且其中并非所有的EEPROM均位于相同的电路板上,该方法包含:备置多个板特定串列滙流排,各个板特定串列滙流排耦合于一特定电路板的EEPROM;耦合该等多个板特定串列滙流排至具有选择装置的一共同组态点;耦合该共同组态点至可与至少一串列滙流排互动以规划EEPROM的组态装置;设定该选择装置以选定该等多个板特定串列滙流排中的一特定板特定串列滙流排;抹除耦合至该特定板特定串列滙流排的至少一EEPROM;以及透过该选定板特定串列滙流排将可规划逻辑装置组态程式码写入至该至少一EEPROM。2.如申请专利范围第1项之方法,其中该等多个板特定串列滙流排为JTAG类型。3.如申请专利范围第1项或第2项之方法,其中该可规划逻辑装置组态程式码包含用于至少一FPGA的组态程式码。4.如申请专利范围第1项或第2项之方法,其另包含存取该特定板特定串列滙流排以验证该程式码档案与该选定电路板之相容性的步骤。5.如申请专利范围第3项之方法,其另包含存取该特定板特定串列滙流排以验证该程式码档案与该选定电路板之相容性的步骤。6.如申请专利范围第1项或第2项之方法,其另包含从该等EEPROM中至少之一以组态程式码载入该等可规划逻辑装置中之至少一装置的步骤。7.如申请专利范围第4项之方法,其另包含从该等EEPROM中至少之一以组态程式码载入该等可规划逻辑装置中之至少一装置的步骤。8.如申请专利范围第5项之方法,其另包含从该等EEPROM中至少之一以组态程式码载入该等可规划逻辑装置中之至少一装置的步骤。9.一种对电气可抹除可规划唯读记忆体(EEPROM)进行系统内规划的共同连接点装置,至少某些该等EEPROM系耦合来对可规划逻辑装置提供程式码,各个EEPROM系位于一系统之多个电路板中的一特定电路板上,且其中并非所有的EEPROM均位于相同的电路板上,该共同连接点装置包含:用于多个串列滙流排的介面装置,各个串列滙流排系用以耦合至一特定电路板的EEPROM;用以连接至一组态系统的介面装置;用以选定该等多个串列滙流排中之一特定滙流排的选择装置;以及用以耦合来自该组态系统之信号至该等多个串列滙流排之该特定滙流排的耦合装置。10.如申请专利范围第9项之共同连接点装置,其中该等串列滙流排为JTAG滙流排。11.如申请专利范围第9项或第10项之共同连接点装置,其中该选择装置包含可由一位技术人员设定的一开关。12.一种不需拆解即可进行逻辑重新组配之多电路板运算系统,其包含:多个互连电路板,该等多个互连电路板中之至少二个包含耦合至一组态EEPROM的至少一个FPGA,而该种EEPROM为能够在一串列滙流排上规划的类型;其中该等多个电路板中之一电路板的至少一EEPROM系耦合于一第一串列滙流排,且该等多个电路板中之一电路板的至少一EEPROM系耦合于一第二串列滙流排;耦合于该第一串列滙流排以及该第二串列滙流排的共同组态点装置,该共同组态点装置另包含:用以选定该第一与该第二串列滙流排中之一特定滙流排的选择装置;以及用以耦合组态信号至该等多个串列滙流排中之该特定滙流排的耦合装置。13.如申请专利范围第12项之系统,其中该第一串列滙流排与该第二串列滙流排为JTAG类型。图式简单说明:第1图为习知技艺电脑系统的方块图,该电脑系统具有多个电路板上的多个JTAG滙流排,而各个电路板具有一分离组态头标;第2图为一电脑系统的方块图,该电脑系统具有从多个电路板带至一共同系统组态点的多个JTAG滙流排;第3图为第2图系统之一共同系统组态点的方块图;第4图为一流程图,其展示出透过一共同系统组态点组态系统之FPGA的方法。 |
