| 主权项 |
1.一种同步半导体元件,包括:一内部时脉产生器,用来接收一外部时脉,以及产生一内部时脉;一时脉控制器,响应一位元组织资讯,调整该内部时脉的相位,以及产生一资料输出时脉;以及一资料输出缓冲器,响应该资料输出时脉,将从一记忆胞中所读取的资料,输出到外面。2.如申请专利范围第1项所述之同步半导体元件,其中该时脉控制器包括复数个路径,用来从该内部时脉中产生该资料输出时脉,以及响应该位元组织资讯,选择该些路径的其中之一。3.如申请专利范围第2项所述之同步半导体元件,其中每一该些路径包括一开关,该开关响应该位元组织资讯而开启或关闭。4.如申请专利范围第2项所述之同步半导体元件,其中该位元组织愈小,在所选择的该些路径其中之一中的一延迟时间也就愈长。5.如申请专利范围第1项所述之同步半导体元件,其中该内部时脉产生器是一延迟锁定回路电路。6.如申请专利范围第5项所述之同步半导体元件,其中该延迟锁定回路电路包括:一相位比较器,将该外部时脉的一相位与一回馈讯号的一相位相比较,以及产生相对应于该些相位之间一差异的一侦测讯号;一延迟控制器,用来接收该侦测讯号,以及产生一延迟控制讯号;一延迟器,响应该延迟控制讯号,将该外部时脉延迟一预定时间,以及产生该内部时脉;以及一补偿延迟器,用来延迟该内部时脉,以及产生该回馈讯号。7.一种同步半导体元件,包括:一延迟锁定回路电路,用来接收一外部时脉,以及产生一资料输出时脉;以及一资料输出电路,响应该资料输出时脉,将从一记忆胞中所读取的资料,输出到外面,其中该延迟锁定回路电路包括:一延迟控制器,用来接收该侦测讯号,以及产生一延迟控制讯号;一延迟器,响应该延迟控制讯号,将该外部时脉延迟一预定时间,以及产生该资料输出时脉;以及一补偿延迟控制器,响应该位元组织资讯,延迟该资料输出时脉,以及产生该回馈讯号。8.如申请专利范围第7项所述之同步半导体元件,其中该补偿延迟控制器包括复数个路径,用来从该资料输出时脉中产生该回馈讯号,以及响应该位元组织资讯,选择该些路径的其中之一。9.如申请专利范围第8项所述之同步半导体元件,其中每一该些路径包括一开关,该开关响应该位元组织资讯而开启或关闭。10.如申请专利范围第8项所述之同步半导体元件,其中该位元组织愈大,在所选择的该些路径其中之一中的一延迟时间也就愈长。11.一种与位元组织无关而可规则地调整一同步半导体元件的一资料输出时间的方法,该方法包括:接收一外部时脉和产生一内部时脉;根据该位元组织,调整该内部时脉的一相位,以及产生一资料输出时脉;以及响应该资料输出时脉,将从一记忆胞中所读取的资料,输出到外面。12.如申请专利范围第11项所述之方法,其中产生该资料输出时脉包括响应该位元组织资讯,选择具有从该内部时脉中产生该资料输出时脉的不同延迟时间的复数个路径的其中之一。13.一种与位元组织无关而可规则地调整一同步半导体元件的方法,该方法包括:将一外部时脉的一相位,与一回馈讯号的一相位相比较,以及产生相对应于该些相位之间一差异的一侦测讯号;响应该侦测讯号,产生一延迟控制讯号;响应该延迟控制讯号,将该外部时脉延迟一预定时间,以及产生一资料输出时脉;根据该位元组织,调整该资料输出时脉的一相位,以及产生该回馈讯号;以及响应该资料输出时脉,将从一记忆胞中所读取资料,输出到外面。14.如申请专利范围第13项所述之方法,其中产生该回馈讯号包括响应该位元组织资讯,选择具有从该资料输出时脉中产生该回馈讯号的不同延迟时间的复数个路径的其中之一。15.如申请专利范围第7项所述之同步半导体元件,其中该延迟器包括串列的复数个反相器,其中该些反相器的个数决定该预定时间。图式简单说明:第1图绘示一个习知的同步DRAM(SDRAM)的方块图。第2图绘示一个根据本发明一较佳实施例的同步DRAM(SDRAM)的方块图。第3图绘示一个根据本发明另一实施例的同步DRAM(SDRAM)的方块图。第4图绘示一个根据本发明再另一实施例的同步DRAM(SDRAM)的方块图。第5图绘示一个在第3图中的时脉控制器的电路图。第6图绘示一个在第4图中的补偿延迟控制器的电路图。 |
