| 主权项 |
1.一种半导体记忆装置,其特征为: 于形成记忆单元阵列区域的基板表面,具备数条平 行延伸形成的导电区域; 将2条该导电区域成对,利用导线连接而形成1组副 位元线; 该1组副位元线介由选择电晶体而连接至主位元线 ; 复数之该选择电晶体在该记忆单元阵列之两侧相 向配置;以及 分别连接于该记忆单元阵列一侧之复数之选择电 晶体的复数组副位元线,及分别连接于该记忆单元 阵列另一侧之复数之选择电晶体的复数组副位元 线,以相互交错方式配置。2.如申请专利范围第1项 之半导体记忆装置,其中,该记忆单元阵列区域,于 该1组副位元线之间的区域,包含合计4条副位元线, 亦即:2组副位元线之各1条,该2组副位元线系分别 介由与该1组副位元线相连接之选择电晶体,而与 介由该选择电晶体所连接之主位元线的相邻2条主 位元线相连接;及另外2组副位元线之各1条,该另外 2组副位元线系分别介由该记忆单元阵列之另一侧 的选择电晶体而与两相邻的2条主位元线相连接。 3.一种半导体记忆装置,具备:记忆单元阵列,由复 数之记忆单元阵列配置成阵列状而成;复数之选择 电晶体,分别配置于该记忆单元阵列之一侧及与该 一侧对向之另一侧; 其特征为: 将于基板表面相分隔形成的2条导电区域以导线连 接而形成1组副位元线,该1组副位元线系介由对应 之该选择电晶体而连接至主位元线;以及 于形成该1组副位元线的1导电区域对之间的区域, 设有合计4条导电区域对,亦即:构成2组副位元线的 1导电区域对之各1条,该2组副位元线系分别介由选 择电晶体而连接至对应于该1组副位元线的该主位 元线的相邻2条主位元线相连接;及构成另2组副位 元线的1导电区域对之各1条,该另2组副位元线系分 别介由该记忆单元阵列之另一侧的选择电晶体而 与两相邻的2条主位元线相连接。4.如申请专利范 围第1项之半导体记忆装置,其中,藉由场氧化膜进 行该选择电晶体间之元件分隔。5.如申请专利范 围第1项之半导体记忆装置,其中,形成该1组副位元 线之导电区域对,其各自的长轴方向之端部中,位 在对应于该1组副位元线的该选择电晶体之侧的端 部(称之为『一侧端部』)彼此间,系介由基板上层 之导线而彼此连接。6.如申请专利范围第5项之半 导体记忆装置,其中,形成该1组副位元线之导电区 域对,与该一侧端部位在长轴方向相反侧的另一侧 端部彼此间,系介由基板上层之导线而相互连接。 7.如申请专利范围第5项之半导体记忆装置,其中, 形成该1组副位元线之导电区域对中的至少1个,其 该一侧端部,及与该一侧端部位在长轴方向相反侧 的另一侧端部,系介由基板上层之导线而相互连接 。8.如申请专利范围第5项之半导体记忆装置,其中 ,形成该1组副位元线之导电区域对的每一个,其该 一侧端部,及与该一侧端部位在长轴方向相反侧的 另一侧端部,系介由基板上层之导线而相互连接。 9.如申请专利范围第1项之半导体记忆装置,其中, 从该记忆单元阵列之一侧至和该一侧对向之另一 侧之间,将形成该组副位元线之电区域对分割成复 数段; 具备有导线,该导线系对应于该1组副位元线而形 成于基板上层,从连接至对应于该1组副位元线的 该选择电晶体的一侧,跨越延伸于该复数段之导电 区域对至另一侧;且 跨越延伸于该复数段之导电区域对的导线系分别 连接在将该各段之导电区域对彼此衔接的导线。 10.如申请专利范围第1项之半导体记忆装置,其中, 形成该1组副位元线之导电区域对,其各自的长轴 方向之端部中,位在对应于该1组副位元线的该选 择电晶体之侧的端部(称之为『一侧端部』)彼此 间,系介由基板上层之第1导线而彼此连接;而与该 一侧端部位在长轴方向相反侧的另一侧端部,系介 由基板上层之第2导线而相互连接;且 该第1导线与第2导线系介由该基板上层之第3导线 而相互连接。11.如申请专利范围第1项之半导体记 忆装置,其中,形成该1组副位元线之导电区域对,其 各自的长轴方向之端部中,位在对应于该1组副位 元线的该选择电晶体之侧的端部(称之为『一侧端 部』)彼此间,系介由基板上层之第1导线而彼此连 接;而与该一侧端部位在长轴方向相反侧的另一侧 端部,系介由基板上层之第2导线而相互连接;且 该导电区域,其长轴方向的两侧系介由基板上层之 第3导线相互连接。12.如申请专利范围第1项之半 导体记忆装置,其中: 连接该2条导电区域而形成1组副位元线之导线,系 包含如下的导线:形成该1组副位元线之导电区域 对中之一导电区域的一侧之端部,与另一导电区域 的与该一侧位在长轴方向相反侧的另一侧端部,将 此两侧端部彼此连接之设于基板上层之导线。13. 如申请专利范围第12项之半导体记忆装置,更包含: 设置于基板上层的导线,将形成该1组副位元线之 导电区域对中的一导电区域之连接于该选择电晶 体的一侧端部,及与该一侧位在长轴方向相反侧的 另一侧端部予以相互连接。14.如申请专利范围第1 项之半导体记忆装置,其中,利用基板上层的导线, 将一导电区域之一侧端部,与另一导电区域之与该 一侧位在长轴方向相反侧的另一侧端部予以相互 连接;从该记忆单元阵列一侧的选择电晶体,至该 记忆单元阵列另一侧的选择电晶体之间,将形成该 组副位元线之导电区域对设为复数段。15.一种半 导体记忆装置,具备: 复数条第1群之导电区域,于基板表面之记忆单元 阵列区域上,从该记忆单元阵列之一侧,朝着与该 一侧对向的另一侧复数条彼此平行延伸而形成;及 复数条第2群之导电区域,从该记忆单元阵列之该 另一侧,复数条彼此平行延伸而形成; 其特征为: 于该基板表面上,隔着绝缘膜,沿着与该导电区域 之延伸方向直交的方向相互平行延伸的复数条闸 极电极群分别形成字元线; 属于该复数条导电区域之中同一群的2条导电区域 成对,形成1组副位元线; 形成该1组副位元线之导电区域对中的一导电区域 ,连接在其闸极连结于选择控制线的选择电晶体之 扩散层对中的一扩散层,该选择电晶体之另一扩散 层则连接于已布线在基板上层的主位元线; 形成该1组副位元线之导电区域对,于连接至该选 择电晶体一侧的各自之端部(称为「一侧端部」), 系藉由接触孔而连接至基板上层的一条导线;且 于形成该组副位元线的导电区域对之间,配置有4 条导电区域对,包含:形成2组副位元线之导电区域 对的各1条导电区域对,该2组副位元线分别介由选 择电晶体,而连接在介由选择电晶体而连接上该1 组副位元线之主位元线两侧的2条主位元线;及形 成另2组副位元线之导电区域对的各1条导电区域 对,该另2组副位元线分别介由与连接该1组副位元 线的选择电晶体位在对向位置的选择电晶体,而连 接在相邻的2条主位元线。16.如申请专利范围第15 项之半导体记忆装置,其中,形成该1组副位元线之 导电区域对,于连接至对应该1组副位元线的该选 择电晶体之一侧的各自之端部(称为「一侧端部」 ),系藉由接触孔而连接至基板上层的第1导线;且与 该导电区域对之该一侧端部位于长轴方向相反侧 的另一侧的各自之端部,系藉由接触孔而连接至形 成于该基板上层的第2导线。17.如申请专利范围第 15项之半导体记忆装置,其中,该导电区域的长轴方 向之端部,系介由基板上层的导线予以彼此连接。 18.如申请专利范围第15项之半导体记忆装置,其中, 从该记忆单元阵列之一侧至另一侧,具备数段之分 割单位的单元阵列,而每个该分割单位之单元阵列 ,于形成介由导线连接的该1组副位元线之导电区 域对之间配置有4条导电区域,包含:形成2组副位元 线之导电区域对的各1条导电区域对,该2组副位元 线分别介由选择电晶体,而连接在介由选择电晶体 而连接上该1组副位元线之主位元线两侧的2条主 位元线;及形成另2组副位元线之导电区域对的各1 条导电区域对,该另2组副位元线分别介由与连接 该1组副位元线的选择电晶体位在对向位置的选择 电晶体,而连接在相邻的2条主位元线; 且具备:对应于该组副位元线而形成于该基板上层 ,从连接至该选择电晶体的一侧至另一侧,跨越延 伸于该数段分割单位之单元阵列之导电区域对的 导线;以及 该跨越延伸于该数段分割单位之单元阵列的导电 区域对的导线,系分别连接于连结形成该各段分割 单位之该1组副位元线的导电区域对之导线。19.如 申请专利范围第15项之半导体记忆装置,其中,藉由 场氧化膜将该选择电晶体间之予以元件分隔。20. 如申请专利范围第18项之半导体记忆装置,包含:以 连接形成该1组副位元线之导电区域对的导线,包 含由2个分割单位共用之单元阵列。21.一种半导体 记忆装置,具备: 复数条第1群之导电区域,于基板表面之记忆单元 阵列区域上,从该记忆单元阵列之一侧,朝着与该 一侧对向的另一侧复数条彼此平行延伸而形成;及 复数条第2群之导电区域,从该记忆单元阵列之该 另一侧,复数条彼此平行延伸而形成; 其特征为: 于该基板表面上,隔着绝缘膜,沿着与该导电区域 之延伸方向直交的方向相互平行延伸的复数条闸 极电极群分别形成字元线; 属于该复数条导电区域之中同一群的2条导电区域 成对,形成1组副位元线; 形成该1组副位元线之导电区域对中的一导电区域 ,连接在其闸极连结于选择控制线的选择电晶体之 扩散层对中的一扩散层,该选择电晶体之另一扩散 层则连接于已布线在基板上层的主位元线; 形成该1组副位元线之导电区域对之中,位于一导 电区域之连接至该选择电晶体之侧的端部(称为「 一侧端部」),与另一导电区域之与该一侧端部位 于长轴方向相反侧之端部,系藉由接触孔而分别连 接至基板上层导线层之一条导线;且 于形成该组副位元线的导电区域对之间,配置有4 条导电区域对,包含:形成2组副位元线之导电区域 对的各1条导电区域对,该2组副位元线分别介由选 择电晶体,而连接在介由选择电晶体而连接上该1 组副位元线之主位元线两侧的2条主位元线;及形 成另2组副位元线之导电区域对的各1条导电区域 对,该另2组副位元线分别介由与连接该1组副位元 线的选择电晶体位在对向位置的选择电晶体,而连 接在相邻的2条主位元线。22.如申请专利范围第1 项之半导体记忆装置,具备一电压施加机构: 其对于对应所选择的记忆单元之相邻2列导电区域 中的第1导电区域施加接地电压,而对于第2导电区 域,施加既定之正电压,且对于对应该记忆单元的 闸极电极,施加既定之正电压;以及 当对于该记忆单元进行写入的情形时,在与施加该 正电压的第2导电区域相邻的导电区域中之与该第 1导电区域相反侧之相邻列的第3导电区域,施加介 于对该第2导电区域所施加的该正电压与接地电压 之间的电压。23.如申请专利范围第1项之半导体记 忆装置,具备一电压施加机构: 其于对应所选择的记忆单元之相邻2列导电区域之 中的第1导电区域,施加接地电压,于第2导电区域施 加既定之正电压,于对应该记忆单元的闸极电极, 施加既定之正电压; 当进行对该记忆单元之写入的情形时,于施加该正 电压的第2导电区域之相邻导电区域,和与该第2导 电区域成对而构成1组副位元线的第3导电区域之 相邻导电区域中,于构成具有该第1导电区域以外 导电区域之副位元线的导电区域,施加与该第2导 电区域相同等级的正电压;且 于该第1导电区域,及配设在与该第1导电区域成对 而构成1组副位元线的第4导电区域和施加该正电 压的导电区域之间的导电区域之至少一个,施加介 于该第2导电区域所施加的该正电压与接地电压之 间的电压。24.如申请专利范围第1项之半导体记忆 装置,具备一电压施加机构: 其于对应所选择的记忆单元之相邻2列导电区域之 中的第1导电区域施加接地电压,于第2导电区域施 加既定之正电压,于对应该记忆单元的闸极电极, 施加既定之正电压;且 当进行该记忆单元之读出的情形时,在与施加该正 电压的第2导电区域之相邻导电区域中的与该第1 导电区域相反侧之相邻列的第3导电区域,施加与 该第2导电区域相同等级的正电压。25.如申请专利 范围第1项之半导体记忆装置,具备一电压施加机 构: 其于对应所选择的记忆单元之相邻2列导电区域之 中的第1导电区域施加接地电压,于第2导电区域施 加既定之正电压,于对应该记忆单元的闸极电极, 施加既定之正电压; 当进行对该记忆单元之读出的情形时,在施加该正 电压的第2导电区域之相邻导电区域,及与该第2导 电区域成对而构成1组副位元线的第3导电区域之 相邻导电区域中,于构成具有该第1导电区域以外 导电区域之副位元线的导电区域,施加和该第2导 电区域相同等级的正电压;以及 于该第1导电区域,及配设在与该第1导电区域成对 而构成1组副位元线的第4导电区域和施加该正电 压的导电区域之间的导电区域之至少一个,施加接 地电压。26.一种可改写之不挥发性半导体装置,其 为如申请专利范围第1项之半导体记忆装置,其中, 形成于相邻2条导电区域的记忆单元,在该基板表 面与闸极电极之间,具有由第1氧化膜、氮化膜、 及第2氧化膜所形成的ONO膜。27.如申请专利范围第 26项之可改写之不挥发性半导体记忆装置,其中,每 一该记忆单元具备2个记忆节点,每一该记忆单元 记忆有2位元之资料。28.一种半导体记忆装置之写 入控制方法,该半导体记忆装置系以导线连接由平 行延伸于基板表面之2条导电区域所构成的一对, 形成1组副位元线; 连接在对应于各副位元线组之主位元线的选择电 晶体,配置于记忆单元阵列之两侧; 分别连接于配置在该记忆单元阵列一侧与另一侧 的选择电晶体之复数组副位元线以相互交错方式 配置而成该半导体记忆装置; 该半导体记忆装置之写入控制方法的特征为: 于对应所选择的记忆单元之相邻2列导电区域之中 的第1导电区域,施加接地电压; 于第2导电区域,施加既定之正电压; 于对应该记忆单元之闸极电极,施加既定之正电压 ;且 当进行对该记忆单元之写入的情形时,在与施加该 正电压的第2导电区域之相邻导电区域之中位于该 第1导电区域相反侧之相邻列的第3导电区域,施加 介于该第2导电区域所施加的该正电压与接地电压 之间的电压。29.一种半导体记忆装置之写入控制 方法,该半导体记忆装置系以导线连接由平行延伸 于基板表面之2条导电区域所构成的一对,形成1组 副位元线; 连接在对应于各副位元线组之主位元线的选择电 晶体,配置于记忆单元阵列之两侧; 分别连接于配置在该记忆单元阵列一侧与另一侧 的选择电晶体之复数组副位元线以相互交错方式 配置而成该半导体记忆装置; 该半导体记忆装置之写入控制方法的特征为: 于对应所选择的记忆单元之相邻2列导电区域之中 的第1导电区域,施加接地电压; 于第2导电区域,施加既定之正电压; 于对应该记忆单元之闸极电极,施加既定之正电压 ;且 当进行对该记忆单元之写入的情形时,在施加该正 电压的第2导电区域之相邻导电区域,及与该第2导 电区域成对而构成1组副位元线的第3导电区域之 相邻导电区域中,于构成具有该第1导电区域以外 导电区域之副位元线的导电区域施加和该第2导电 区域相同等级的正电压;且 于该第1导电区域,及配设在与该第1导电区域成对 而构成1组副位元线的第4导电区域和施加该正电 压的导电区域之间的导电区域之至少一个,施加介 于该第2导电区域所施加的该正电压与接地电压之 间的电压。30.一种半导体记忆装置之读出控制方 法,该半导体记忆装置系以导线连接由平行延伸于 基板表面之2条导电区域所构成的一对,形成1组副 位元线; 连接在对应于各副位元线组之主位元线的选择电 晶体,配置于记忆单元阵列之两侧; 分别连接于配置在该记忆单元阵列一侧与另一侧 的选择电晶体之复数组副位元线以相互交错方式 配置而成该半导体记忆装置; 该半导体记忆装置之读出控制方法的特征为: 于对应所选择的记忆单元之相邻2列导电区域之中 的第1导电区域,施加接地电压; 于第2导电区域,施加既定之正电压; 于对应该记忆单元之闸极电极,施加既定之正电压 ;且 当进行对该记忆单元之读出的情形时,在与施加该 正电压的第2导电区域之相邻导电区域之中位于该 第1导电区域相反侧之相邻列的第3导电区域,施加 与该第2导电区域相同等级的正电压。31.一种半导 体记忆装置之读出控制方法,该半导体记忆装置系 以导线连接由平行延伸于基板表面之2条导电区域 所构成的一对,形成1组副位元线; 连接在对应于各副位元线组之主位元线的选择电 晶体,配置于记忆单元阵列之两侧; 分别连接于配置在该记忆单元阵列一侧与另一侧 的选择电晶体之复数组副位元线以相互交错方式 配置而成该半导体记忆装置; 该半导体记忆装置之写入控制方法的特征为: 于对应所选择的记忆单元之相邻2列导电区域之中 的第1导电区域,施加接地电压; 于第2导电区域,施加既定之正电压; 于对应该记忆单元之闸极电极,施加既定之正电压 ;且 当进行对该记忆单元之读出的情形时,在施加该正 电压的第2导电区域之相邻导电区域,及与该第2导 电区域成对而构成1组副位元线的第3导电区域之 相邻导电区域中,于构成具有该第1导电区域以外 导电区域之副位元线的导电区域施加和该第2导电 区域相同等级的正电压;且 令该第1导电区域,及配设在与该第1导电区域成对 而构成1组副位元线的第4导电区域和施加该正电 压的导电区域之间的导电区域之至少一个,成为接 地电压。32.如申请专利范围第28或29项之半导体记 忆装置的写入控制方法,其中,于该1组副位元线之 间的区域,包含合计4条副位元线,亦即:2组副位元 线之各1条,该2组副位元线系分别介由与该1组副位 元线相连接之选择电晶体,而与介由该选择电晶体 所连接之主位元线的相邻2条主位元线相连接;及 另外2组副位元线之各1条,该另外2组副位元线系分 别介由该记忆单元阵列之另一侧的选择电晶体而 与两相邻的2条主位元线相连接。33.如申请专利范 围第30或31项之半导体记忆装置的读出控制方法, 其中,于该1组副位元线之间的区域,包含合计4条副 位元线,亦即:2组副位元线之各1条,该2组副位元线 系分别介由与该1组副位元线相连接之选择电晶体 ,而与介由该选择电晶体所连接之主位元线的相邻 2条主位元线相连接;及另外2组副位元线之各1条, 该另外2组副位元线系分别介由该记忆单元阵列之 另一侧的选择电晶体而与两相邻的2条主位元线相 连接。34.一种半导体记忆装置,其特征为: 具备数列导电区域,相互平行延伸于形成记忆单元 阵列区域的基板表面; 将2列该导电区域成对并连接而形成1组副位元线, 该1组副位元线系介由选择电晶体而连接至主位元 线; 复数之该选择电晶体于该记忆单元阵列两侧成相 向配置; 该记忆单元阵列系以复数条(N条)字元线为单位,由 复数组(M组)所构成的; 形成该1组副位元线之2列之该导电区域对,系对应 于构成该记忆单元阵列的M组,由M组导电区域对所 构成的; 针对该M组导电区域对之各组,该导电区域对之一 边的导电区域的一侧端部,与位于该导电区域对之 另一边导电区域的与该一侧位在长轴方向相反侧 之端部,系利用基板上层的导线相互连接;以及 该M组之各组的该导电区域对,系介由该基板上层 的该导线,共同连接于一个该选择电晶体。35.如申 请专利范围第34项之半导体记忆装置,其中, 1组该导电区域对之一边的导电区域端部,系和位 在与该边的导电区域相同列上,且相邻于该1组之 其他组该导电区域对之一边的导电区域端部相分 隔; 1组该导电区域对之另一导电区域,系和与该另一 导电区域位在相同之列上,且与相邻于该组之另一 组该导电区域对的另一边之导电区域,介由形成连 接部的导电区域,予以彼此相互接连; 该导线系将相邻的该1组与该其他组之该导电区域 对之另一边的导电区域之端部的连接部,介由接触 孔而彼此连接;以及 将相邻之该1组与该其他组之该导电区域对之一边 之导电区域之被分隔的该端部和长轴方向相反侧 的端部,介由接触孔予以分别连接。36.如申请专利 范围第34项之半导体记忆装置,其中, 该M为4以上之偶数所构成的; 相邻的第j组与第j+1组(j为1以上,M-2以下之整数)之 导电区域对的第1列之导电区域之端部彼此分隔, 第2列导电区域端部则彼此相互连接,相邻的第j+1 组与第j+2组之导电区域对的该第1列导电区域端部 彼此连接,相邻的该第j+1组与该第j+2组之导电区域 对的第2列导电区域端部则彼此分隔;以及 针对共同连接于一选择电晶体之M组该导电区域对 ,端部彼此分隔之列与端部彼此连接之列,系采于 每组中可相互切换之构成。37.如申请专利范围第 34项之半导体记忆装置,其中, 1组之该导电区域对之各导电区域,系和与该各导 电区域分别位于相同的列上,且相邻于该1组之其 他组之该导电区域对之各导电区域,其端部彼此间 介由导电区域而相互连接;且 该导线系将相邻的该1组与该其他组之该导电区域 对之第1列的导电区域之端部的连接部,介由接触 孔而彼此连接;以及 将相邻之该1组与该其他组之该导电区域对之第2 列之导电区域之该端部和长轴方向相反侧的端部, 介由接触孔予以分别连接。38.如申请专利范围第 35项之半导体记忆装置,其中,该M为4以上之偶数所 构成的,针对共同连接于一选择电晶体的M组导电 区域对,第j(j为1以上,M-1以下之整数)组导电区域对 之第1列导电区域与第j+1组导电区域对之第1列导 电区域的连接部,和该导线,系介由接触孔而与长 轴方向相反侧之端部或连接部相互连接; 该第j+1组导电区域对之第1列导电区域与该第j组 导电区域之连接部,系于长轴方向相反侧之连接部 或端部,和该导线,系介由接触孔而相互连接;以及 相邻的该第j组与第j+1组导电区域对之第2列导电 区域之端部的连接部,和该导线,系介由接触孔而 彼此连接。39.如申请专利范围第34项之半导体记 忆装置,其中,于该2列导电区域之间,设有4列导电 区域,包含:对应于2组副位元线中的各1条之2列导 电区域,该2组副位元线介由选择电晶体,分别连接 于介由连结于该1组副位元线之选择电晶体而连接 的主位元线之两相邻2条主位元线;以及对应于另2 组副位元线中的各1条之2列导电区域,该另2组副位 元线分别连接于隔着该记忆单元阵列另一侧的选 择电晶体而相邻的2条主位元线。40.如申请专利范 围第34项之半导体记忆装置,具备一电压施加机构: 对于对应所选择的记忆单元之相邻2列导电区域中 的第1导电区域施加接地电压,而对于第2导电区域, 施加既定之正电压,且对于对应该记忆单元的闸极 电极,施加既定之正电压;以及 当对于该记忆单元进行写入的情形时,在与施加该 正电压的第2导电区域相邻的导电区域中之与该第 1导电区域相反侧之相邻列的第3导电区域,施加介 于对该第2导电区域所施加的该正电压与接地电压 之间的电压。41.如申请专利范围第34项之半导体 记忆装置,具备一电压施加机构: 于对应所选择的记忆单元之相邻2列导电区域之中 的第1导电区域,施加接地电压,于第2导电区域施加 既定之正电压,于对应该记忆单元的闸极电极,施 加既定之正电压; 当进行对该记忆单元之写入的情形时,于施加该正 电压的第2导电区域之相邻导电区域,和与该第2导 电区域成对而构成1组副位元线的第3导电区域之 相邻导电区域中,于构成具有该第1导电区域以外 导电区域之副位元线的导电区域,施加与该第2导 电区域相同等级的正电压;且 于该第1导电区域,及配设在与该第1导电区域成对 而构成1组副位元线的第4导电区域和施加该正电 压的导电区域之间的导电区域之至少一个,施加介 于该第2导电区域所施加的该正电压与接地电压之 间的电压。42.如申请专利范围第34项之半导体记 忆装置,具备一电压施加机构: 于对应所选择的记忆单元之相邻2列导电区域之中 的第1导电区域施加接地电压,于第2导电区域施加 既定之正电压,于对应该记忆单元的闸极电极,施 加既定之正电压;且 当进行该记忆单元之读出的情形时,在与施加该正 电压的第2导电区域之相邻导电区域中的与该第1 导电区域相反侧之相邻列的第3导电区域,施加与 该第2导电区域相同等级的正电压。43.如申请专利 范围第34项之半导体记忆装置,具备一电压施加机 构: 其于对应所选择的记忆单元之相邻2列导电区域之 中的第1导电区域施加接地电压,于第2导电区域施 加既定之正电压,于对应该记忆单元的闸极电极, 施加既定之正电压; 当进行对该记忆单元之读出的情形时,在施加该正 电压的第2导电区域之相邻导电区域,及与该第2导 电区域成对而构成1组副位元线的第3导电区域之 相邻导电区域中,于构成具有该第1导电区域以外 导电区域之副位元线的导电区域,施加和该第2导 电区域相同等级的正电压;以及 于该第1导电区域,及配设在与该第1导电区域成对 而构成1组副位元线的第4导电区域和施加该正电 压的导电区域之间的导电区域之至少一个,施加接 地电压。44.一种可改写之不挥发性半导体装置,其 为如申请专利范围第34项之半导体记忆装置,其中, 形成于相邻2条导电区域的记忆单元,在该基板表 面与闸极电极之间,具有由第1氧化膜、氮化膜、 及第2氧化膜所形成的ONO膜。45.一种半导体记忆装 置,具备: 记忆单元区域,包含于基板上配置成阵列状之复数 之记忆单元; 复数之主位元线; 复数之选择电晶体,配置于该主位元线与对应的1 组副位元线之间,以选择控制信号进行开关控制; 复数之导电区域,于该基板上,彼此并列延伸于该 记忆单元区域上; 该导电区域系每2个成对而形成复数组之副位元线 ,各副位元线系介由该复数之选择电晶体中的对应 之选择电晶体而连接至该主位元线: 构成1组副位元线的导电区域对中之一导电区域的 一端,与该导电区域对中之另一导电区域的长轴方 向之另一端,系介由基板上层的导线而相互连接; 且 于该记忆单元区域中,沿着与该导电区域之延伸方 向成直交之方向,隔着绝缘膜彼此平行延伸于该基 板上而形成的复数条闸极电极群之各闸极电极,分 别形成字元线,该记忆单元系形成于该闸极电极与 相邻2条导电区域的交叉部。46.如申请专利范围第 45项之半导体记忆装置,其中, 复数之该选择电晶体系对向配置于该记忆单元阵 列的两侧;且 将分别连接于该记忆单元阵列一侧之复数之选择 电晶体的复数组副位元线,与分别连接于该记忆单 元阵列另一侧之复数之选择电晶体的复数组副位 元线,以相互交错方式予以配置。47.如申请专利范 围第45项之半导体记忆装置,其中,利用基板上层的 导线,将一导电区域之一侧端部,和另一导电区域 之与该一侧位在长轴方向相反侧的另一侧端部予 以相互连接,形成该1组副位元线之导电区域对系 从该记忆单元阵列一侧的选择电晶体,至该记忆单 元阵列另一侧的选择电晶体之间,设置数段。48.如 申请专利范围第45项之半导体记忆装置,其中,藉由 场氧化膜进行该选择电晶体间之元件分隔。图式 简单说明: 图1系显示本发明一实施例的配置图。 图2系显示本发明一实施例的电路构造图。 图3系示意显示具备ONO膜、具有2位元记忆节点之 记忆单元的构造图。 图4(a)及(b)系说明图3记忆单元之程式的图形。 图5(a)及(b)系说明图3记忆单元之读出的图形。 图6(a)及(b)系为了说明本发明一实施例之写入的图 形。 图7(a)及(b)系为了说明本发明一实施例之写入的图 形。 图8(a)及(b)系为了说明本发明一实施例之读出的图 形。 图9(a)及(b)系为了说明本发明一实施例之读出的图 形。 图10系显示本发明第2实施例的配置图。 图11系显示本发明第2实施例的电路构造图。 图12系显示本发明第3实施例的配置图。 图13系显示本发明第3实施例的电路构造图。 图14系显示本发明第4实施例的配置图。 图15系显示本发明第4实施例的电路构造图。 图16系显示习知之不挥发性半导体装置的配置图 。 图17系显示习知之不挥发性半导体装置的电路构 造图。 图18系显示本发明第5实施例的电路构造图。 图19系显示本发明第6实施例的电路构造图。 图20系显示本发明第7实施例的配置图。 图21系显示本发明第7实施例的电路构造图。 图22系显示本发明第8实施例的配置图。 图23系显示本发明第8实施例的电路构造图。 图24系显示本发明第9实施例的配置图。 图25系显示本发明第9实施例的电路构造图。 图26系显示本发明第10实施例的配置图。 图27系显示本发明第10实施例的电路构造图。 图28系显示本发明第11实施例的配置图。 图29系显示本发明第11实施例的电路构造图。 |
