具总线调停机制的高速处理器系统

摘要

一种建于一单一半导体芯片上的具有总线调停机制的高速处理器系统。该处理器系统包含有，至少一个总线主控器、复数个总线及复数个总线副控器。每一总线包含有，一独立的地址总线、一独立的数据总线和个自的数据传输能力。每一总线主控器包含有复数个独立的总线接口，且该独立的每一总线接口与其中的一总线连接。每一总线副控器与具有相对应的数据传输能力的一总线连接。

主权项

1.一种建于一单一半导体芯片上的系统，包含有：复数个总线，每一总线备有一独立的地址总线、一独立的数据总线和个自的数据传输能力；至少一个总线主控器，该总线主控器备有复数个直接与该复数个总线连接的独立的总线接口，且该独立的每一总线接口与其中的一个总线连接；以及，复数个总线副控器，每一总线副控器有个自的数据传输能力，且与具有相对应的数据传输能力的该复数个总线中的一个总线连接。