| 主权项 |
1.一种制造功率半导体装置之方法,包括步骤:A.提供一第一导电性型之基体;B.构制一电压维持区于基体上如下:B1.沉积一晶膜层于基体上,晶膜层具有第一导电性型;B2.构制至少一沟于晶膜层中;B3.沿沟之壁沉积一障壁材料;B4.植入第二导电性型之掺杂剂通过障壁材料,进入邻接于该沟并在沟底下面之晶膜层之部份中;B5.扩散掺杂剂,以形成一第一掺杂层于晶膜层中;B6.移去沟之至少底部上之障壁材料;B7.蚀刻该沟通过第一掺杂层;及B8.沉积一填料于沟中,以大致填满该沟;及C.构制第二导电性型之至少一区于电压维持区上,以界定一接面于其间。2.如申请专利范围第1项所述之方法,另包括步骤:蚀刻该沟至较大深度,并重复步骤(B3)-(B6),以构制一第二掺杂层于第一掺杂层之垂直下方;及蚀刻该沟通过第二掺杂层。3.如申请专利范围第1项所述之方法,其中,步骤(C)另包括步骤:构制一闸导体于闸介质区上;构制第一及第二体区于晶膜层中,以界定一漂移区于其间,体区具有第二导电性型;分别构制第一导电性型之第一及第二源区于第一及第二体区中。4.如申请专利范围第1项所述之方法,其中,障壁材料为氧化物材料。5.如申请专利范围第4项所述之方法,其中,氧化物材料为二氧化矽。6.如申请专利范围第1项所述之方法,其中,晶膜层具有特定厚度,且另包括步骤:D.蚀刻该沟一额外量大致等于该特定厚度1/(x+1),在此,x等于或大于二并相当于欲构制于电压维持区中之掺杂层之预定数目;E.重复步骤(B3)-(B6),以构制另一掺杂层于第一掺杂层之垂直下方;及F.重复步骤D-E,直至已构制预定数之掺杂层为止;及G.蚀刻该沟通过掺杂层之第x层。7.如申请专利范围第1项所述之方法,其中,填于沟中之材料为介质材料。8.如申请专利范围第7项所述之方法,其中,介质材料为二氧化矽。9.如申请专利范围第7项所述之方法,其中,介质材料为氮化矽。10.如申请专利范围第1项所述之方法,其中,掺杂剂为硼。11.如申请专利范围第3项所述之方法,其中,体区包含深体区。12.如申请专利范围第1项所述之方法,其中,该沟由提供一屏蔽层界定至少一沟,并蚀刻由屏蔽层所界定之该沟制成。13.如申请专利范围第3项所述之方法,其中,体区由植入并扩散一掺杂剂于基体中制成。14.如申请专利范围第1项所述之方法,其中,该功率半导体装置选自垂直DMOS,V-槽DMO,及沟DMOS MOSFET,IGBT,及双极电晶体所组之群中。15.一种功率半导体装置,包含:一第一导电性型之基体;一电压维持区,在该基体上,电压维持区包含:一晶膜层,具有第一导电性型;至少一沟,置于晶膜层中;至少一掺杂层,具有第二导电性型之掺杂剂,掺杂层置于晶膜层中,邻接沟之侧壁;一填料大致填满于沟中;及第二导电性型之至少一区,沉积于电压维持区上,以界定一接面于其间。16.如申请专利范围第15项所述之装置,其中,该至少一掺杂层包含多个掺杂层,掺杂层各相互置于一垂直行中。17.如申请专利范围第15项所述之装置,其中,该至少一区另包含:一闸介质,及一闸导体置于闸介质上;第一及第二体区,置于晶膜层中,以界定一漂移区于其间,该体区具有第二导电性型;及第一导电性型之第一及第二源区,分别置于第一及第二体区中。18.如申请专利范围第15项所述之装置,其中,填于沟中之材料为介质材料。19.如申请专利范围第18项所述之装置,其中,介质材料为二氧化矽。20.如申请专利范围第18项所述之装置,其中,介质材料为氮化矽。21.如申请专利范围第15项所述之装置,其中,掺杂剂为硼。22.如申请专利范围第17项所述之装置,其中,体区包含深体区。23.如申请专利范围第15项所述之装置,其中,沟具有圆形横断面。24.如申请专利范围第23项所述之装置,其中,该至少一掺杂层为圈饼形状。25.如申请专利范围第16项所述之装置,其中,该多个掺杂层之至少一个为圈饼形状。26.如申请专利范围第15项所述之装置,其中,该沟具有横断面形状选自正方形,方形,八角形,及六角形所组之群中。27.一种制造功率半导体装置之方法,包括步骤:A.提供一第一导电性型之一基体;B.构制一电压维持区于基体上如下:B1.沉积一晶膜层于基体上,晶膜层具有第一导电性型;B2.构制至少一沟于晶膜层中;B3.沿沟之壁上沉积一障壁材料;B4.植入第二导电性型之掺杂剂通过障壁材料,进入邻接于该构及在沟底下面之晶膜层之部份中;B5.扩散掺杂剂,以形成一第一掺杂层于晶膜层中;B6.移去沟之至少底部上之障壁材料;B7.沉积一填料于沟中,以大致填满该沟;及C.构制第二导电性型之至少一区于电压维持区上,以界定一接面于其间。28.如申请专利范围第27项所述之方法,另包括步骤:蚀刻该沟通过第一掺杂层。29.如申请专利范围第28项所述之方法,另包括步骤:蚀刻该沟至较大深度,并重复步骤(B3)-(B6),以构制一第二掺杂层于第一掺杂层之垂直下方;及蚀刻该沟通过第二掺杂层。30.如申请专利范围第27项所述之方法,其中,步骤(c)另包括步骤:构制一闸导体于闸介质区上;构制第一及第二体区于晶膜层中,以界定一漂移区于其间,体区具有第二导电性型;分别构制第一导电性型之第一及第二源区于第一及第二体区中。31.如申请专利范围第27项所述之方法,其中,障壁材料为氧化物材料。32.如申请专利范围第31项所述之方法,其中,氧化物材料为二氧化矽。33.如申请专利范围第28项所述之方法,其中,晶膜层具有特定厚度,且另包括步骤:D.蚀刻该沟一额外量大致等于该特定厚度之1/(x+1),在此,x等于或大于二,并相当于欲构制于电压维持区中之掺杂层之预定数目;E.重复步骤(B3)-(B6),以构制另一掺杂层于第一掺杂层之垂直下方;及F.重复步骤D-E,直至已构制预定数之掺杂层为止;及G.蚀刻该沟通过掺杂层之第x层。34.如申请专利范围第27项所述之方法,其中,填于沟中之材料为介质材料。35.如申请专利范围第34项所述之方法,其中,介质材料为二氧化矽。36.如申请专利范围第34项所述之方法,其中,介质材料为氮化矽。37.如申请专利范围第27项所述之方法,其中,掺杂剂为硼。图式简单说明:图1显示习知功率MOSFET结构之断面图。图2显示习知功率MOSFET之每单位面积之通电阻随击穿电压变化。图3显示一MOSFET结构,此包含一电压维持层,具有浮岛置于体区下方,此设计以较之图1所示之结构为低之每单位面积之通电阻操作于相同电压上。图4显示MOSFET结构,此包含具有浮岛在体区下方及其间之电压维持区。图5(a)-5(f)显示可用以制造依本发明之构造之电压维持区之示范方法步骤。 |
