| 主权项 |
1.一种自动对准分闸式快闪细胞元结构,至少包含:一种第一导电型的一个半导体基板具有一个主动区位于两个平行浅凹槽隔离(STI)区之间;一个细胞元区至少包含一个共源区、一个自动对准分闸区、及一个共汲区,其中上述之自动对准分闸区系位于该共源区及该共汲区之间;该共源区形成于该自动对准分闸区的一个第一侧边部份至少包含一种第二导电型的一个共源扩散区形成于该主动区的该半导体基板之一个表面部份、一个第一侧边墙介电垫层形成于该自动对准分闸区的一个第一侧边墙之上、及一个第一平坦床形成于该第一侧边墙介电垫层之外,其中上述之第一平坦床系由位于该主动区之该共源扩散区及位于该两个平行浅凹槽隔离区之两个第三突出场氧化物层所组成;该共汲区形成于该自动对准分闸区的一个第二侧边部份至少包含该第二导电型的一个共汲扩散区形成于该主动区的该半导体基板之一个表面部份、一个第二侧边墙介电垫层形成于该自动对准分闸区的一个第二侧边墙之上、及一个第二平坦床形成于该第二侧边墙介电垫层之外,其中上述之第二平坦床系由位于该主动区之该共汲扩散区及位于该两个平行浅凹槽隔离区之两个第五突出场氧化物层所组成;该自动对准分闸区至少包含一个漂浮闸区由邻近该共汲区的一个第四侧边墙介电垫层来定义及一个选择闸区由邻近该共源区的一个第三侧边墙介电垫层来定义,其中上述之漂浮闸区至少包含一个漂浮闸结构形成于位于该主动区之一个第一闸介电层之上及一个控制闸导电层或一个平面化控制闸导电岛形成于该漂浮闸结构之上而该选择闸区至少包含一个选择闸导电层或一个平面化选择闸导电岛至少形成于位于该主动区的一个第二闸介电层之上;以及该漂浮闸结构至少包含一个楔形漂浮层具有一个第二热复晶矽氧化层形成于邻近该选择闸区之其内侧边墙之上及一个第一热复晶氧化层形成于其顶部。2.如申请专利范围第1项所述之自动对准分闸式快闪细胞元结构,其中上述之共源导电管线至少包含一个掺杂复晶矽层布植有该第二导电型的高剂量掺杂质且覆盖有一个矽化钨或钨层系形成于该第一侧边墙介电垫层之外的该第一平坦床之上及一个第一平面化厚二氧化矽层系形成于该共源导电管线之上。3.如申请专利范围第1项所述之自动对准分闸式快闪细胞元结构,其中上述之控制/选择闸导电层至少包含一个掺杂复晶矽层或一个掺杂复晶矽层覆盖有一个矽化钨或钨层系作为一个导电字线以形成一种无接点非或型快闪记忆阵列之该自动对准分闸式快闪细胞元结构。4.如申请专利范围第1项所述之自动对准分闸式快闪细胞元结构,其中上述之平面化控制/选择闸导电岛至少包含一个掺杂复晶矽岛覆盖有一个矽化钨或钨层及一个金属字线与该平面化控制/选择闸导电岛积体化连结系藉由一个硬质罩幕介电层对准于该主动区之上方及一个侧边墙介电垫层形成于该硬质罩幕介电层的每一个侧边墙之上来同时成形以形成一种无接点平行共源/汲位元线快闪记忆阵列之该自动对准分闸式快闪细胞元结构。5.如申请专利范围第1项所述之自动对准分闸式快闪细胞元结构,其中上述之共汲导电岛至少包含一个掺杂复晶矽岛系至少形成于位于该第二平坦床之该共汲扩散区之上而一个金属位元线与该共汲导电岛积体化连结系藉由一个硬质罩幕介电层对准于该主动区之上方来同时成形以形成一种无接点非或型快闪记忆阵列之该自动对准分闸式快闪细胞元结构。6.如申请专利范围第1项所述之自动对准分闸式快闪细胞元结构,其中上述之共汲导电管线至少包含一个掺杂复晶矽层覆盖有一个矽化钨或钨层系形成于该第二侧边墙介电垫层之外的该第二平坦床之上及一个第二平面化厚二氧化矽层系形成于该共汲导电管线之上以形成一种无接点平行共源/汲位元线快闪记忆阵列之该自动对准分闸式快闪细胞元结构。7.如申请专利范围第1项所述之自动对准分闸式快闪细胞元结构,其中上述之共源扩散区至少包含一个浅高掺杂共源扩散区形成于一个淡掺杂共源扩散区之内而该共汲扩散区至少包含一个浅高掺杂共汲扩散区形成于一个淡掺杂共汲扩散区之内。8.如申请专利范围第1项所述之自动对准分闸式快闪细胞元结构,其中上述之该第一导电型的一个离子布植区形成于位于该选择闸区之该第二闸介电层之下至少包含一个浅离子布植区以作为临界电压的调整及一个深离子布植区以形成一个抵穿(punch-through)禁止区。9.一种无接点非或型快闪记忆阵列,至少包含:一种第一导电型的一个半导体基板具有一种浅凹槽隔离(STI)结构,其中上述之浅凹槽隔离结构至少包含复数主动区及复数平行浅凹槽隔离区交变地形成于该半导体基板之上;复数第一虚拟闸区及复数第二虚拟闸区交变地形成该浅凹槽隔离结构之上且与该复数主动区互为垂直,其中上述之复数第一虚拟闸区的每一个至少包含一对漂浮闸区藉由形成于相邻第二虚拟闸区之外侧边墙的一对第四侧边墙介电垫层来定义及一个共汲区形成于该对漂浮闸区之间而该复数第二虚拟闸区的每一个至少包含一对选择闸区藉由形成于相邻第一虚拟闸区之外侧边墙的一对第三侧边墙介电垫层来定义及一个共源区形成于该对选择闸区之间;该共源区至少包含一种第二导电型的复数共源扩散区形成于位于该复数主动区的该半导体基板之表面部份、一对第一侧边墙介电垫层形成于相邻选择闸区的外侧边墙之上、及一个第一平坦床由该共源扩散区及一个第三突出场氧化物层所交变地组成,其中一个共源导电管线系形成于该第一平坦床之上及一个第一平面化厚二氧化矽层系形成于位于该对第一侧边墙介电垫层之间的该共源导电管线之上:该共汲区至少包含该第二导电型的复数共汲扩散区形成于位于该复数主动区的该半导体基板之表面部份、一对第二侧边墙介电垫层形成于相邻漂浮闸区的外侧边墙之上、及一个第二平坦床由该共汲扩散区及一个第五突出场氧化物层所交变地组成,其中复数共汲导电岛系至少形成于位于该第二平坦床的该复数共汲扩散区之上;该对漂浮闸层的每一个至少包含复数漂浮闸结构分别形成于位于该复数主动区之复数第一闸介电层之上而每一个控制闸导电层的一部份形成于位于该复数主动区的该复数漂浮闸结构之上及位于该复数平行浅凹槽隔离区的复数平面化场氧化物层之上,其中上述之复数漂浮闸结构的每一个至少包含一个第二热复晶矽氧化物层形成于其内侧边墙之上及一个第一热复晶矽氧化层形成于其顶部;该对选择闸区的每一个至少包含一个选择闸导电层至少形成于位于该复数主动区的复数第二闸介电层之上及位于该复数平行浅凹槽隔离区之复数第一突出场氧化物层之上;以及复数金属位元线与该共汲导电岛积体化连结并藉一个罩幕步骤来同时成形,其中上述之罩幕步骤至少包含复数硬质罩幕介电层分别对准于该复数主动区之上方及一个侧边墙介电垫层形成于该复数硬质罩幕介电层的每一个侧边墙之上。10.如申请专利范围第9项所述之无接点非或型快闪记忆阵列,其中上述之控制/选择闸导电层至少包含一个掺杂复晶矽层或一个掺杂复晶矽层覆盖有一个矽化钨或钨层。11.如申请专利范围第9项所述之无接点非或型快闪记忆阵列,其中上述之共汲导电岛至少包含一个掺杂复晶矽岛矽化(silicided)有一个折光(refractory)金属矽化物层而该金属位元线至少包含一个铜或铝层形成于一个障碍金属层之上。12.如申请专利范围第9项所述之无接点非或型快闪记忆阵列,其中上述之共源导电管线至少包含一个掺杂复晶矽层覆盖有一个矽化钨或钨层。13.如申请专利范围第9项所述之无接点非或型快闪记忆阵列,其中上述之第一导电型的一个离子布植区形成于该第二闸介电层之下至少包含一个浅离子布植区以作为临界电压的调整及一个深离子布植区以形成一个抵穿禁止区。14.一种无接点平行共源/汲位元线快闪记忆阵列,至少包含:一种第一导电型的一个半导体基板具有一种浅凹槽隔离结构,其中上述之浅凹槽隔离结构至少包含复数主动区及复数平行浅凹槽隔离区交变地形成于该半导体基板之上;复数第一虚拟闸区及复数第二虚拟闸区交变地形成于该浅凹槽隔离结构之上且与复数主动区互为垂直,其中上述之复数第一虚拟闸区的每一个至少包含一对漂浮闸区藉由形成于相邻第二虚拟闸区之外侧边墙的一对第四侧边墙介电垫层来定义及一个共汲区形成于该对漂浮闸区之间而该复数第二虚拟闸区的每一个至少包含一对选择闸区藉由形成于相邻第一虚拟闸区之外侧边墙的一对第三侧边墙介电垫层来定义及一个共源区形成于该对选择闸区之间;该共源区至少包含一种第二导电型的复数共源扩散区分别形成于位于该复数主动区的该半导体基板之表面部份、一对第一侧边墙介电垫层形成于相邻选择闸区的外侧边墙之上、及一个第一平坦床由该共源扩散区及一个第三突出场氧化物层所交变地组成,其中一个共源导电管线系形成于该第一平坦床之上及一个第一平面化厚二氧化矽层系形成于位于该对第一侧边墙介电垫层之间的该共源导电管线之上;该共汲区至少包含该第二导电型的复数共汲扩散区分别形成于位于该复数主动区的该半导体基板之表面部份、一对第二侧边墙介电垫层形成于相邻选择闸区的外侧边墙之上、及一个第二平坦床由该共汲扩散区及一个第五突出场氧化物层所交变地组成,其中一个共汲导电管线系形成于该第二平坦床之上及一个第二平面化厚二氧化矽层系形成于位于该对第二侧边墙介电垫层之间的该共汲导电管线之上;该对漂浮闸区的每一个至少包含复数漂浮闸结构分别形成于位于该复数主动区之复数第一闸介电层之上而每一个控制闸导电岛的一部份形成于位于该复数主动区的该复数漂浮闸结构之上及位于该复数平行浅凹槽隔离区的复数平面化场氧化物层之上,其中上述之复数漂浮闸结构的每一个至少包含一个第二热复晶矽氧化层形成于其内侧边墙之上及一个第一热复晶矽氧化层形成于其顶部;该对选择闸区的每一个至少包含复数选择闸导电岛分别至少形成于位于该复数主动区的复数第二闸介电层之上;一个平面化覆盖导电岛形成于该控制/选择闸导电岛的每一个之上;以及复数金属字线与该平面化覆盖导电岛置于该控制/选择闸导电岛积体化连结并藉由一个罩幕步骤来同时成形,其中上述之罩幕步骤至少包含复数硬质罩幕介电层分别对准于该复数主动区之上方及一个侧边墙介电垫层形成于该复数硬质罩幕层的每一个侧边墙之上。15.如申请专利范围第14项所述之无接点平行共源/汲位元线快闪记忆阵列,其中上述之共源导电管线至少包含一个掺杂复晶矽层覆盖有一个矽化钨或钨层。16.如申请专利范围第14项所述之无接点平行共源/汲位元线快闪记忆阵列,其中上述之共汲导电管线至少包含一个掺杂复晶矽层覆盖有一个矽化钨或钨层。17.如申请专利范围第14项所述之无接点平行共源/汲位元线快闪记忆阵列,其中上述之控制/选择闸导电岛至少包含一个掺杂复晶矽岛而该平面化覆盖导电岛至少包含一个矽化钨或钨层。18.如申请专利范围第14项所述之无接点平行共源/汲位元线快闪记忆阵列,其中上述之金属字线至少包含一个铜(Cu)或铝(Al)层形成于一个障碍金属层之上。19.如申请专利范围第14项所述之无接点平行共源/汲位元线快闪记忆阵列,其中上述之第一导电型的一个离子布植区形成于该第二闸介电层之下至少包含一个浅离子布植区以作为临界电压的调整及一个深离子布植区以形成一个抵穿禁止区。20.如申请专利范围第14项所述之无接点平行共源/汲位元线快闪记忆阵列,其中上述之共源/汲扩散区至少包含一个浅高掺杂共源/汲扩散区形成于一个淡掺杂共源/汲扩散区之内。图式简单说明:图一显示具有由局部氧化矽(LOCOS)技术所形成的一个尖端电极之一种传统分闸式快闪记忆细胞元结构的一个剖面图。图二A至图二C显示制造本发明之一种自动对准分闸式快闪细胞元结构及其无接点快闪记忆阵列的一种浅凹槽隔离结构之制程步骤及其剖面图。图三A至图三L显示制造本发明之一种自动对准分闸式快闪细胞元结构及其无接点非或型快闪记忆阵列的制程步骤及其剖面图。图四A至图四E显示本发明之一种自动对准分闸式快闪细胞元结构及其无接点非或型快闪记忆阵列的一个顶视布建图及各种不同的剖面图,其中图四A显示一个顶视布建图;图四B显示图四A所示之沿着一个B-B'线的一个剖面图;图四C显示图四A所示之沿着一个C-C'线的一个剖面图;图四D显示图四A所示之沿着一个D-D'线的一个剖面图;以及图四E显示图四A所示之沿着一个E-E'线的一个剖面图。图五A至图五C显示制造本发明之一种自动对准分闸式快闪细胞元结构及其无接点平行共源/汲导电位元线快闪记忆阵列之接续图三K的制程步骤及其剖面图。图六A至图六E显示本发明之一种自动对准分闸式快闪细胞元结构及其无接点平行共源/汲导电位元线快闪记忆阵列的一个顶视布建图及其各种不同的剖面图,其中图六A显示一个顶视布建图;图六B显示图六A所示之沿着一个B-B'线的一个剖面图;图六C显示图六A所示之沿着一个C-C'线的一个剖面图;图六D显示图六A所示之沿着一个D-D'线的一个剖面图;以及图六E显示图六A所示之沿者一个E-E'线的一个剖面图。 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