| 主权项 |
1.一种积体电路元件,包括:一基底;复数列主动区,该些主动区位于基底中并且交错排列,使得一第一列之主动区对准相邻之一第二列主动区之间用以分隔该些主动区的一隔离区;复数个源极区与复数个汲极区,其排列系可以使得每一主动区具有一汲极区与二源极区,其中该汲极区系位于该二源极区之间;复数条字元线结构,该些字元线结构位于该基底上并且横切过该些主动区列,而使该些字元线结构跨过该些源极区与该些汲极区之间之该些主动区;复数列导体垫,系置于相邻的该些字元线结构之间,其包括复数个位于该些源极区上的第一导体垫、复数个位于该些汲极区上的第二导体垫及复数个位于该些用以分隔该些主动区之隔离区上的第三导体垫;以及复数条位元线结构,位于该基底上,其横切过该些字元线结构并且与该第二导体垫接触。2.如申请专利范围第1项所述之积体电路元件,更包括一内层绝缘层,其系位于该基底上,并且系包括复数个导体插塞,该些导体插塞延伸穿过该内层绝缘层而与该第二导体垫接触。3.如申请专利范围第2项所述之积体电路元件,其中该导体插塞亦与该第三导体垫接触。4.如申请专利范围第2项所述之积体电路元件,其中该些位元线结构包括复数条导线,其位于该内层绝缘层上并且与该些导体插塞接触。5.如申请专利范围第4项所述之积体电路元件,其中该些字元线结构包括复数条导线,该些导线彼此大致平行并且系大致与该些位元线的该些导线垂直。6.如申请专利范围第4项所述之积体电路元件,其中该些主动区呈矩形。7.一种形成积体电路记忆组件的方法,包括:在一基底中形成一隔离区,以定义出复数列主动区,该些主动区系交错排列,使得一第一列之主动区对准相邻之一第二列之主动区之间的该隔离区;该基底上形成复数条字元线结构,该些字元线结构横切过该些主动区列;在该些字元线结构之间之该些主动区之中形成复数个源极区与复数个汲极区,该些源极区与该些汲极区之排列系可以使得每一主动区具有一汲极区与二源极区,其中该汲极区系位于该二源极区之间;在相邻的该些字元线结构之间形成复数列导体垫,其包括复数个位于该些源极区上的第一导体垫、复数个位于该些汲极区上的第二导体垫以及复数个位于该些用以分隔该些主动区之隔离区上的第三导体垫;以及于该基底上形成复数条位元线结构,其横切过该些字元线结构并且与该第二导体垫接触。8.如申请专利范围第7项所述之形成积体电路记忆组件的方法,更包括在该导体垫上形成一内层绝缘层并且该些位元线结构的形成方法包括形成复数个导体插塞,该些导体插塞系穿过该内层绝缘层而与该第二导体垫接触。9.如申请专利范围第8项所述之形成积体电路记忆组件的方法,其中该些导体插亦与该第三导体垫接触。10.如申请专利范围第8项所述之形成积体电路记忆组件的方法,其中形成该些位元线结构的方法更包括在该内层绝缘层上形成复数条导线,该些导线系与该些导体插塞接触。11.如申请专利范围第10项所述之形成积体电路记忆组件的方法,其中该些字元线包括复数条导线,该些字元线之该些导线其彼此大致平行,并且系大致与该些位元线的该些导线垂直。12.如申请专利范围第7项所述之形成积体电路记忆组件的方法,其中该些主动区呈矩形。13.如申请专利范围第7项所述之形成积体电路记忆组件的方法,其中形成该些字元线结构的方法包括形成数条具有顶盖的字元线结构,其各个结构包括一位于基底上的导线、一位于导线上的顶盖层以及位于导线侧壁上的一侧壁绝缘层。14.如申请专利范围第13项所述之形成积体电路记忆组件的方法,其中形成该些源极区与该些汲极区的方法包括在该些具有顶盖的字元线结构之间的该些主动区之中植入杂质。15.如申请专利范围第14项所述之形成积体电路记忆组件的方法,其中形成各列导体垫之步骤包括:在该基底上形成分离开的复数个绝缘区,该些绝缘区系横跨过该些具有顶盖之字元线结构,并且系与该些字元线结构之间之部分的该些隔离区接触;于该基底上形成一导体层,该导体层系填入该些绝缘区之间的间隙并且延伸至与该些源极区与该些汲极区接触;以及去除部份该导体层,以形成该些导体垫列。16.如申请专利范围第15项所述之形成积体电路记忆组件的方法,其中形成该些分离的隔离区的步骤包括:形成复数个分隔开的罩幕区,该些罩幕区之走向系横跨该些具有顶盖字元线结构,并且各个罩幕区系分别叠置在各列主动区上;在基底上形成一绝缘层,该绝缘层系填入该些罩幕区之间的间隙;以及移除该些绝缘区上之部份该绝缘层,以形成该些分离开的绝缘区。17.如申请专利范围第16项所述之形成积体电路记忆组件的方法,其中形成该绝缘层的方法包括在一低温下沉积一绝缘层,其温度系足以维持该罩幕之完整性。18.如申请专利范围第16项所述之形成积体电路记忆组件的方法,其中形成该导体层的方法包括移除该罩幕区,以裸露出该些源极区与该些汲极区,并且其中形成该导体层的方法包括,该导体层的形成方法包括在绝缘区之间的间隙中填入一导体层以与所裸露出来的该些源极区与该些汲极区接触。19.一种积体电路记忆元件,包括:一半导体基底;一隔离层,位于该半导体基底上,定义出复数个主动区,在行的方向上以及在列方向上之该隔离层均分隔一预定距离;复数个源极区,位于各该主动区之一部份;复数个汲极区,位于各该主动区之另一部份;以及复数个自行对准接触垫,系位于该些源极区、该些汲极区上以及该些主动区之间的空间上。20.如申请专利范围第19项所述之积体电路记忆元件,其中一选择列中的该些主动区之一,其位置系与该选择列相邻之下一列的该些主动区中相邻之两个主动区之间的间隙相对应。21.如申请专利范围第19项所述之积体电路记忆元件,更包括复数条字元线结构,该些字元线结构系跨过该些主动区,并在该些主动区中定义出该些源极区与汲极区。22.如申请专利范围第21项所述之积体电路记忆元件,其中每一对字元线结构系相距一定距离并以行的走向配置于各该主动区中。23.如申请专利范围第22项所述之积体电路记忆元件,其中各该字元线结构包括:一闸绝缘层,其系形成于该基底上;一导体层,其系形成于该闸绝缘层上;一顶盖层,其系形成于该导体层上;以及复数个绝缘间隙壁,其系位于该顶盖层、该导体层与该闸绝缘层之侧壁。24.如申请专利范围第19项所述之积体电路记忆元件,更包括复数条位元线,其系形成于该些主动区列之间的空间上,并且横跨过该些字元线结构而与该汲极区电性连接。25.如申请专利范围第24项所述之积体电路记忆元件,其中该些位元线系同时与该些自行对准接触垫接触,且与该些位元线接触之该些自行对准接触垫包括与该汲极区接触之该些自行对准接触垫,以及置于该隔离层上之该些自行对准接触垫,其中置于该隔离层上之该些自行对准接触垫包括与该汲极区接触者属于同一行但不同列或属于同一行但为前一列之该些自行对准接触垫。26.如申请专利范围第24项所述之积体电路记忆元件,更包括一绝缘层,其系形成于该些位元线下方。27.如申请专利范围第26项所述之积体电路记忆元件,其中与该源极区接触之该自行对准接触垫、与该汲极区接触之该自行对准接触垫以及位于该隔离层上之该自行对准接触窗垫,其在列的方向上系以各该字元线结构彼此隔离,并且在行的方向上系以位于该位元线下方之该绝缘层彼此隔离。28.如申请专利范围第19项所述之积体电路记忆元件,与该源极区接触之该自行对准接触垫以及与该汲极区接触之该自行对准接触垫的尺寸相同。29.如申请专利范围第19项所述之积体电路记忆元件,其中与该源极区接触之该自行对准接触垫、与该汲极区接触之该自行对准接触垫以及位于该隔离层上之该自行对准接触窗垫的尺寸相同。30.一种积体电路记忆元件,包括:一半导体基底;一隔离层,位于该半导体基底上,定义出复数个主动区,在行的方向上以及在列方向上之该隔离层均分隔一预定距离;复数条字元线结构,该些字元线结构系跨过该些主动区;复数个源极区,系形成于该些主动区之一之该些字元线字元线的两侧之中;复数个汲极区,系形成于该些主动区之一之该些字元线字元线的两侧之间;以及复数个自行对准接触垫,其包括与该源极区接触之一第一自行对准接触垫、与该汲极区接触之一第二自行对准接触垫以及位于该隔离层上之一第三自行对准接触窗垫,其中该第一、该第二以及该第三自行对准接触窗垫具有相同的尺寸。31.如申请专利范围第30项所述之积体电路记忆元件,其中一选择列中的该些主动区之一,其位置系与该选择列相邻之下一列之该些主动区中相邻的两个主动区之间的间隙相对应。32.如申请专利范围第30项所述之积体电路记忆元件,其中每一对字元线结构系相距一定距离并以行的走向配置于各该主动区中。33.如申请专利范围第32项所述之积体电路记忆元件,其中各该字元线结构包括:一闸绝缘层,其系形成于该基底上;一导体层,其系形成于该闸绝缘层上;一顶盖层,其系形成于该导体层上;以及复数个绝缘间隙壁,其系位于该顶盖层、该导体层与该闸绝缘层之侧壁上。34.如申请专利范围第30项所述之积体电路记忆元件,更包括复数条位元线,其系形成于该些主动区列之间的空间上,并且系横跨过该些字元线结构而与该汲极区电性连接。35.如申请专利范围第30项所述之积体电路记忆元件,其中该些位元线系同时与该第二自行对准接触垫以及该第三自行对准接触垫接触,其中第三自行对准接触垫包括与该第二自行对准接触垫于同一行但不同列或属于同一行但为前一列之自行对准接触垫。36.如申请专利范围第31项所述之积体电路记忆元件,更包括一绝缘层,其系形成于该些位元线下方。37.如申请专利范围第36项所述之积体电路记忆元件,其中该第一、该第二与该第三自行对准接触垫在列的方向上系以各该字元线结构彼此隔离,并且在行的方向上系以位于该位元线下方之该绝缘层彼此隔离。38.一种积体电路记忆元件,包括:一半导体基底;一隔离层,位于该半导体基底上,定义出复数个主动区,在行的方向上以及在列方向上之该隔离层均分隔一预定距离;一对字元线结构,系置于各该主动区中,并且沿着列的方向延伸而跨过各该主动区;一源极区,系形成于该些主动区之一之该些字元线字元线的两侧之中;一汲极区,系形成于该些主动区之一之该些字元线字元线的两侧之间;复数个自行对准接触垫,其包括与该源极区接触之一第一自行对准接触垫、与该汲极区接触之一第二自行对准接触垫以及位于该隔离层上之一第三自行对准接触窗垫;以及一位元线,其系形成于该些主动区列之间的空间上,并且系横跨过该些字元线结构而与该汲极区电性连接,其中该些位元线系同时与该第二自行对准接触垫以及该第三自行对准接触垫接触,且该第三自行对准接触垫包括与该第二自行对准接触垫属于同一行但不同列或属于同一行但为前一列之自行对准接触垫。39.如申请专利范围第38项所述之积体电路记忆元件,其中一选择列中的该些主动区之一,其位置系与该选择列相邻之下一列之该些主动区中相邻的两个主动区之间的间隙相对应。40.如申请专利范围第38项所述之积体电路记忆元件,其中各该字元线结构包括:一闸绝缘层,其系形成于该基底上;一导体层,其系形成于该闸绝缘层上;一顶盖层,其系形成于该导体层上;以及复数个绝缘间隙壁,其系位于该顶盖层、该导体层与该闸绝缘层之侧壁上。41.如申请专利范围第39项所述之积体电路记忆元件,更包括一绝缘层,其系形成于该位元线下方。42.如申请专利范围第41项所述之积体电路记忆元件,其中该第一、该第二与该第三自行对准接触垫在列的方向上系以各该字元线结构彼此隔离,并且在行的方向上系以位于该位元线下方之该绝缘层彼此隔离。43.一种积体电路记忆元件的制造方法,包括:在一半导体基底中形成一隔离层,以定义出复数列主动区,该些主动区在行的方向上以及在列方向上均分隔一预定距离;该半导体基底上形成复数条字元线结构,该些字元线结构系沿着该些主动区以及该隔离层的行的方向上延伸;在各该字元线结构各侧的该些主动区之中植入杂质,以形成一源极区与一汲极区;在已形成该些主动区的各列上形成一光阻图案;在该光阻图案的间隙中填入一低温氧化层;移除该光阻图案;以及在该低温氧化层之间的间隙中以及该字元线结构之间的间隙中形成复数个自行对准接触垫,该些自行对准接触垫之高度与该些字元线结构之高度相同。44.如申请专利范围第43项所述之积体电路记忆元件的制造方法,其中各该主动区上系形成有一对字元线结构,且该对字元线结构系跨过各该主动区。45.如申请专利范围第44项所述之积体电路记忆元件的制造方法,其中各该字元线结构包括:于该半导体基底上形成一闸绝缘层;于该闸绝缘层上形成一导体层;于该导体层上形成一顶盖层;将该顶盖层与该导体层之预定位置图案化;以及在该图案化的顶盖层与导体层的侧壁形成复数个绝缘间隙壁。46.如申请专利范围第43项所述之积体电路记忆元件的制造方法,其中形成该光阻图案的步骤包括:在该半导体基底上涂布一光阻层;以及使该光阻层曝光、显影,以留下在已形成有该些主动区的各列上的光阻层。47.如申请专利范围第43项所述之积体电路记忆元件的制造方法,其中在该光阻图案之间的间隙中形成该低温氧化层的步骤包括:在该光阻不会产生变形的一低温范围内沉积一氧化层;以及回蚀刻该氧化层直至该光阻层之表面裸露出来,以使该氧化层仅填在该光阻图案之间的间隙之中。48.如申请专利范围第47项所述之积体电路记忆元件的制造方法,其中该氧化层系于摄氏150度至250度之间沉积者。49.如申请专利范围第43项所述之积体电路记忆元件的制造方法,其中形成该些自行对准接触窗垫的步骤包括:沉积一导体层,以填满该低温氧化层之间的间隙;以及以化学机械研磨法研除部分该导体层与该低温氧化层,以使该字元线结构之表面裸露出来。50.如申请专利范围第43项所述之积体电路记忆元件的制造方法,其中在形成该些自行对准接触窗垫之后更包括:在该半导体基底上沉积一内层绝缘层;蚀刻该内层绝缘层,以形成一接触洞,以使与该汲极区接触之该自行对准接触窗垫裸露出来,并且同时使位于该隔离层上且与该汲极区接触之该自行对准接触窗垫属于同一行但不同列或属于同一行但为前一列之自行对准接触窗垫裸露出来;以及在该内层绝缘层上形成一位元线,以连接与该汲极区接触之该自行对准接触窗垫以及位于该隔离层上之该自行对准接触窗垫。51.一种积体电路记忆元件的制造方法,包括:在一半导体基底中形成一隔离层,以定义出复数列主动区,该些主动区在行的方向上以及在列方向上均分隔一预定距离;形成复数条字元线结构,该些字元线结构系沿着该些主动区以及该隔离层的行的方向延伸;在各该字元线结构各侧的该些主动区之中植入杂质,以形成一源极区与一汲极区;在已形成该些主动区的各列上形成一光阻图案;在该光阻图案的间隙中填入一低温氧化层;移除该光阻图案;在该低温氧化层之间的间隙之中以及该字元线结构之间的间隙之中形成复数个自行对准接触垫,该些自行对准接触垫之高度与该些字元线结构之高度相同;在该半导体基底上沉积一内层绝缘层;蚀刻该内层绝缘层,以形成一接触洞,以使与该汲极区接触之该自行对准接触窗垫裸露出来,并且同时使位于该隔离层上方且与该汲极区接触之该自行对准接触窗垫属于同一行但不同列或属于同一行但为前一列之自行对准接触窗垫裸露出来;以及在该内层绝缘层上形成一位元线,以连接与该汲极区接触之该自行对准接触窗垫以及位于该隔离层上之该自行对准接触窗垫,其中在该光阻图案之间的间隙之中形成该低温氧化层的步骤包括:在该光阻不会产生变形的一低温范围内沉积一氧化层;以及回蚀刻该氧化层直至该光阻层之表面裸露出来,以使该氧化层仅填在该光阻图案之间的间隙之中。52.如申请专利范围第51项所述之积体电路记忆元件的制造方法,其中各该主动区系形成有一对字元线结构,且该字元线结构系跨过各该主动区。53.如申请专利范围第52项所述之积体电路记忆元件的制造方法,其中各该字元线结构包括:于该基底上形成一闸绝缘层;于该闸绝缘层上形成一导体层;于该导体层上形成一顶盖层;将该顶盖层与该导体层之预定位置图案化;以及在该图案化的顶盖层与导体层的侧壁形成复数个绝缘间隙壁。54.如申请专利范围第51项所述之积体电路记忆元件的制造方法,其中形成该光阻图案的步骤包括:在该半导体基底上形成一光阻层;以及使该光阻层曝光、显影,以留下在已形成有该些主动区的各列上的光阻层。55.如申请专利范围第51项所述之积体电路记忆元件的制造方法,其中该氧化层系于摄氏150度至250度之间沉积者。56.如申请专利范围第51项所述之积体电路记忆元件的制造方法,其中形成该些自行对准接触窗垫的步骤包括:沉积一导体层,以填满该低温氧化层之间的间隙;以及以化学机械研磨法研除部分该导体层与该低温氧化层,以使该字元线结构之表面裸露出来。图式简单说明:第1图是传统记忆元件的平面示意图。第2图是沿着第1图中II-II'线之传统记忆元件的剖面示意图。第3图至第8图系绘示本发明实施例之一种制造记忆元件之制造流程的平面示意图。第9A图至第9D图系分别绘示第3图之结构沿着a-a'、b-b'、c-c'、d-d'线切割之剖面图。第10A图至第10D图系分别绘示第4图之结构沿着a-a'、b-b'、c-c'、d-d'线切割之剖面图。第11A图至第11D图系分别绘示第5图之结构沿着a-a'、b-b'、c-c'、d-d'线切割之剖面图。第12A图至第12D图系分别绘示第6图之结构沿着a-a'、b-b'、c-c'、d-d'线切割之剖面图。第13A图至第13D图系分别绘示第7图之结构沿着a-a,、b-b'、c-c'、d-d'线切割之剖面图。第14A图至第14D图系分别绘示第8图之结构沿着a-a'、b-b'、c-c'、d-d'线切割之剖面图。第15图系绘示本发明另一实施例之制造流程的平面示意图。第16图系绘示第15图之结构沿着e-e'线切割之剖面图。 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