| 主权项 |
1.一种记忆体,其包含有:复数个第一记忆单元,每一第一记忆单元具有一闸极(gate)、一基极(body)、一源极(source)及一汲极(drain);各第一记忆单元之闸极连接于一第一字元线;各第一记忆单元之基极连接于一第一基极线;其中每一第一记忆单元用来储存一资料位元,而该第一记忆单元可根据该第一字元线的电压而于该第一记忆单元之汲极与源极间提供一对应于该资料位元的电流;复数个第二记忆单元,每一第二记忆单元具有一闸极(gate)、一基极(body)、一源极(source)及一汲极(drain);各第二记忆单元之闸极连接于一第二字元线;各第二记忆单元之基极连接于一第二基极线;其中每一第二记忆单元用来储存一资料位元,而该第二记忆单元可根据该第二字元线的电压而于该第二记忆单元之汲极与源极间提供一对应于该资料位元的电流;一位元线电路,连接于该复数个第一记忆单元及该复数个第二记忆单元之汲极;以及一源极电路,连接于该复数个第一记忆单元及该第二记忆单元之源极;其中该第一基极线及该第二基极线不相电连,使该第一基极线之电压与该第二基极线之电压得以实质相异。2.如申请专利范围第1项之记忆体,其中该位元线电路具有复数条位元线,各位元线连接于一第一记忆单元之汲极与一第二记忆单元之汲极。3.如申请专利范围第1项之记忆体,其另包含有:复数个第三记忆单元,每一第三记忆单元具有一闸极、一源极、一汲极与一基极;各第三记忆单元之闸极连接于一第三字元线,各第三记忆单元之基极连接于该第一基极线。4.如申请专利范围第1项之记忆体,其另包含有:复数个第四记忆单元,每一第四记忆单元具有一闸极、一源极、一汲极与一基极;各第四记忆单元之闸极连接于一第四字元线,各第四记忆单元之基极连接于该第二基极线。5.如申请专利范围第1项之记忆体,其中该源极电路系用来使该复数个第一记忆单元之源极及该复数个第二记忆单元之源极的电压相等。6.如申请专利范围第1项之记忆体,其系设置于一p型基底(p-substrate)上,该p型基底上设有一n型井(n-well),而各第一记忆单元及各第二记忆单元之源极系设置于该n型井上之n型重掺杂区(n+ area);各第一记忆单元及各第二记忆单元之基极系设置于该n型井上的p型掺杂区(p area)。7.如申请专利范围第6项之记忆体,其中各第一记忆单元之p型掺杂区系相互连接以形成该第一基极线。8.如申请专利范围第6项之记忆体,其中各第二记忆单元之p型掺杂区系相互连接以形成该第二基极线。9.如申请专利范围第6项之记忆体,其中每一第一记忆单元之汲极系设置于该第一记忆单元p型掺杂区上之n型重掺杂区。10.如申请专利范围第6项之记忆体,其中每一第二记忆单元之汲极系设置于该第二记忆单元p型掺杂区上之n型重掺杂区。11.如申请专利范围第1项之记忆体,其中各第一记忆单元及各第二记忆单元另具有一浮动闸极(floating gate)以形成一堆叠闸极(stacked gate)之金氧半电晶体,该浮动闸极系用来储存对应各记忆单元资料位元的电荷。12.如申请专利范围第1项之记忆体,其中各第一记忆单元及各第二记忆单元为SONOS金氧半电晶体,各第一记忆单元与第二记忆单元另具有一ONO电荷储存层,用来储存对应各记忆单元资料位元的电荷。13.一种控制一记忆体的方法,该记忆体包含有:复数个第一记忆单元,每一第一记忆单元具有一闸极(gate)、一基极(body)、一源极(source)及一汲极(drain);各第一记忆单元之闸极连接于一第一字元线;各第一记忆单元之基极连接于一第一基极线;其中每一第一记忆单元用来储存一资料位元;当该第一字元线的电压为一读取电压时,该第一记忆单元可于该第一记忆单元之汲极与源极间提供一对应于该资料位元的电流;复数个第二记忆单元,每一第二记忆单元具有一闸极(gate)、一基极(body)、一源极(source)及一汲极(drain);各第二记忆单元之闸极连接于一第二字元线;各第二记忆单元之基极连接于一第二基极线;其中每一第二记忆单元用来储存一资料位元;当该第二字元线的电压为该读取电压时,该第二记忆单元可于该第二记忆单元之汲极与源极间提供一对应于该资料位元的电流;以及一源极电路,连接于该复数个第一记忆单元及该第二记忆单元之源极,用来使各第一记忆单元及第二记忆单元之源极的电压实质相等;而该方法包含有:当该第一字元线之电压为该读取电压时,使该第一基极线及该第二基极线之电压实质相异。14.如申请专利范围第13项之方法,其另包含有:当该第一字元线之电压为该读取电压时,使一第一记忆单元汲极之电压为一预设电压,并根据该第一记忆单元汲极电压是否改变而趋近于该第一记忆单元源极之电压,来判断该第一记忆单元中储存的资料位元。15.如申请专利范围第14项之方法,其另包含有:当该第一记忆单元汲极之电压为该预设电压时,使该第一记忆单元源极之电压为一实质低于该预设电压的电压16.如申请专利范围第13项之方法,其另包含有:当该第一字元线之电压为该读取电压时,使一第一记忆单元源极之电压为一预设电压,并根据该第一记忆单元汲极电压是否改变而趋近于该第一记忆单元源极之电压,来判断该第一记忆单元中储存的资料位元。17.如申请专利范围第16项之方法,其另包有:当该第一记忆单元源极之电压为该预设之电压时,使该第一记忆单元汲极之电压为一实质低于该预设电压的电压。18.如申请专利范围第13项之方法,其中该第一记忆单元之汲极系与一第二记忆单元之汲极相连接。19.如申请专利范围第13项之方法,其中当该第一字元线之电压为该读取电压时,该第一基极线之电压系实质大于该第二基极线之电压。20.一种控制一记忆体的方法,该记忆体包含有:复数个第一记忆单元,每一第一记忆单元具有一闸极(gate)、一基极(body)、一源极(source)及一汲极(drain);各第一记忆单元之闸极连接于一第一字元线;各第一记忆单元之基极连接于一第一基极线;其中每一第一记忆单元用来储存一对应之资料位元;当一第一记忆单元之闸极电压为一编程电压时,该第一记忆单元可储存对应该第一记忆单元资料位元的电荷;而当该第一字元线的电压为一读取电压时,该第一记忆单元可于该第一记忆单元之汲极与源极间提供一对应于该资料位元的电流;复数个第二记忆单元,每一第二记忆单元具有一闸极(gate)、一基极(body)、一源极(source)及一汲极(drain);各第二记忆单元之闸极连接于一第二字元线;各第二记忆单元之基极连接于一第二基极线;其 中每一第二记忆单元用来储存一对应之资料位元;当一第二记忆单元之闸极电压为该编程电压时,该第二记忆单元可储存对应该第二记忆单元资料位元的电荷;而当该第二字元线的电压为该读取电压时,该第二记忆单元可于该第二记忆单元之汲极与源极间提供一对应于该资料位元的电流;以及一源极电路,连接于该复数个第一记忆单元及该第二记忆单元之源极,用来使各第一记忆单元及第二记忆单元之源极的电压实质相等;而该方法包含有:当该第一字元线之电压为该编程电压时,使该第一基极线及该第二基极线之电压实质相异。21.如申请专利范围第20项之方法,其另包含有:当该第一字元线之电压为该编程电压时,使该第一基极线为一小于该编程电压的负电压。22.如申请专利范围第20页之方法,其另包含有:当该第一字元线之电压为该编程电压时,使各第一记忆单元之源极电压介于该编程电压与该第一基极线之电压之间。23.如申请专利范围第20项之方法,其另包含有:当该第一字元线之电压为该编程电压时,使一第一记忆单元汲极的电压高于该第一记忆单元源极的电压,以使该第一记忆单元汲极与源极间得以导通电流而储存对应该第一记忆单元资料位元的电荷。24.如申请专利范围第20项之方法,其中当各第一记忆单元之闸极电压为一抹除电压时,每一第一记忆单元可将对应该第一记忆单元之电荷移出;而该方法包含有:当该第一字元线之电压为该抹除电压时,使该第一基极线之电压实质相等于各第一记忆单元源极之电压。25.如申请专利范围第20项之方法,其中当各第一记忆单元之闸极电压为一抹除电压时,每一第一记忆单元可将对应该第一记忆单元之电荷移出;而该方法包含有:当该第一字元线之电压为该抹除电压时,使该第一基极线之电压实质小于各第一记忆单元源极之电压。图式简单说明:图一为一习知记忆体的电路示意图。图二为图一中记忆体的剖面结构示意图。图三A为图一中记忆体的剖面电连结构的示意图。图三B为图一中记忆体另一剖面电连结构的示意图。图四A、四B为图一中记忆体进行编程时相关电晶体偏压情形之示意图。图五为图一中记忆体进行抹除时电晶体偏压情形之示意图。图六A、六B为图一中记忆体进行读取时相关电晶体偏压情形之示意图。图七为本发明记忆体的电路示意图。图八为图七中记忆体之剖面结构示意图。图九A、九B为图七中记忆体剖面电连结构之示意图。图十A、十B为图七中记忆体进行编程时偏压情形之示意图。图十一A、十一B为图七中记忆体进行抹除时偏压情形之示意图。图十二A、十二B为图七记忆体进行抹除时另一种偏压情形之示意图。图十三A、十三B为图七记忆体进行读取时偏压情形之示意图。图十四A、十四B为图七记忆体进行读取时另一种偏压情形之示意图。 |
