半导体记忆元件、半导体装置及其控制方法

摘要

本发明系关于半导体记忆元件、半导体装置及其控制方法。在要求高可靠性之半导体快闪记忆体中，必须经由将矽基板直接氧化之氧化膜来施行电子之进出动作，因此，所使用之电压范围相当大，跨及正负两方之范围。针对此一现象，本发明首先提出将电荷蓄积于多数分散之区域，以实现高可靠性之方法。在此高可靠性下，不仅可经由直接将矽基板热氧化所得之氧化膜，使电子通畅地移动，而且可经由CVD(化学气相沉积法)所堆积而成之氧化膜等，使电子通畅地移动，藉以在资讯写入时及资讯消除时，利用同极性电位加以控制。

主权项

1.一种半导体记忆元件,其特征在于包含:源极区域与汲极区域;上述源极区域与汲极区域,系被半导体所形成之通道区域所连接者;闸极,其系控制上述通道区域之电位,且由金属或半导体所形成;及多数电荷蓄积区域,其系设于上述通道区域附近者;且资讯写入时施加至上述闸极之电位、与资讯消除时施加至上述闸极之电位具有同极性。2.一种半导体记忆元件,其特征在于包含:通道区域,其系由半导体所形成者;多数电荷蓄积区域,其系设于上述通道区域附近者;第一闸极,其系控制上述通道区域一部分之第一通道区域电位,且由金属或半导体所形成;第二闸极,其系控制上述通道区域一部分中异于第一通道区域之第二通道区域之电位,且由金属或半导体所形成;且资讯写入时施加至上述第一闸极之电位、与资讯消除时施加至上述第一闸极之电位具有同极性。3.一种半导体记忆元件,其特征在于包含:通道区域,其系由半导体所形成者;多数电荷蓄积区域,其系设于上述通道区域附近者;第一闸极,其系控制上述通道区域一部分之第一通道区域之电位,且由金属或半导体所形成;第二闸极,其系控制上述通道区域一部分中异于第一通道区域之第二通道区域之电位者,且由金属或半导体所形成;且资讯写入时施加至上述第一闸极之电位、与资讯消除时施加至上述第二闸极之电位具有同极性。4.一种半导体记忆元件,其特征在于包含:源极区域与汲极区域;上述源极区域与汲极区域系被半导体所形成之通道区域所连接者;多数电荷蓄积区域,其系设于上述通道区域附近者;第一闸极,其系控制上述通道区域一部分之第一通道区域之电位,且由金属或半导体所形成;第二闸极,其系控制上述通道区域一部分中异于第一通道区域之第二通道区域之电位,且由金属或半导体所形成;且资讯写入时施加至上述第一闸极之电位、与资讯消除时施加至上述第一闸极之电位具有同极性者。5.一种半导体记忆元件,其特征在于包含:源极区域与汲极区域;上述源极区域与汲极区域,其系被半导体所形成之通道区域所连接者;多数电荷蓄积区域,其系设于上述通道区域附近者;第一闸极,其系控制上述通道区域一部分之第一通道区域之电位,且由金属或半导体所形成;第二闸极,其系控制上述通道区域一部分中异于第一通道区域之第二通道区域之电位,且由金属或半导体所形成;且资讯写入时施加至上述第一闸极之电位、与资讯消除时施加至上述第二闸极之电位具有同极性。6.一种半导体记忆装置,其特征在于包含记忆单元阵列,其系被资料线、第一字线与第二字线所驱动,且系排列多数个半导体记忆元件而成,上述半导体记忆元件包含:源极区域与汲极区域,上述源极区域与汲极区域系被半导体所形成之通道区域所连接者;多数电荷蓄积区域,其系设于上述通道区域附近者;第一闸极,其系控制上述通道区域一部分之第一通道区域之电位,且由金属或半导体所形成;第二闸极,其系控制上述通道区域一部分中异于第一通道区域之第二通道区域之电位,且由金属或半导体所形成;在上述记忆单元阵列中,多数半导体记忆元件之汲极区域连接于同一资料线,上述汲极区域连接于同一资料线之多数半导体记忆元件之第二闸极连接于互异之第二字线,上述汲极区域连接于同一资料线之多数半导体记忆元件之第一闸极连接于互异之第一字线。7.一种半导体记忆装置,其包含记忆单元阵列,其系排列多数个如申请专利范围第1项之半导体记忆元件而成,并被资料线与字线所驱动,且多数半导体记忆元件之汲极区域连接于同一资料线,上述汲极区域连接于同一资料线之多数半导体记忆元件之闸极连接于互异之字线者。8.一种半导体记忆装置,其系排列多数个如申请专利范围第1至3项中任一项之半导体记忆元件而成,且连接成可使第一半导体记忆元件与第二半导体记忆元件之通道电流保持串联流通者。9.一种半导体记忆装置,其中包含记忆单元阵列,其系排列多数个如申请专利范围第4或5项之半导体记忆元件而成,并被资料线与第一字线所驱动,且多数半导体记忆元件之汲极区域连接于同一资料线,上述汲极区域连接于同一资料线之多数半导体记忆元件之第二闸极互相连接,上述汲极区域连接于同一资料线之多数半导体记忆元件之第一闸极连接于互异之第一字线者。10.一种半导体记忆装置,其包含记忆单元阵列,其系排列多数个如申请专利范围第4或5项之半导体记忆元件而成,并被资料线与第一字线所驱动,且多数半导体记忆元件之汲极区域连接于同一资料线,上述汲极区域连接于同一资料线之多数半导体记忆元件之第二闸极连接于互异之第二字线,上述汲极区域连接于同一资料线之多数半导体记忆元件之第一闸极连接于互异之第一字线者。图式简单说明:图1系表示实施例1之半导体记忆元件之剖面构造图。图2系对应于实施例1之半导体记忆元件之电路图上之标记。图3系表示实施例2之半导体记忆元件之剖面图。图4系对应于实施例2之半导体记忆元件之电路图上之标记。图5系表示实施例3之半导体记忆装置之等效电路图。图6系表示实施例4之半导体记忆装置之等效电路图。图7系表示实施例5之半导体记忆装置之配置配线图。图8系表示实施例5之半导体记忆装置之剖面构造图。图9系表示实施例5之半导体记忆装置之等效电路图。图10系表示实施例6之半导体记忆装置之等效电路图。图11系表示实施例6之半导体记忆装置之剖面图。图12系表示实施例7之半导体记忆装置之等效电路图。图13系表示实施例7之半导体记忆装置之剖面图。