发明名称 于感测放大器利用闸极互耦驱动之负载电晶体进行资料读取的快闪记忆体
摘要 本发明提供一种记忆体,该记忆体包含有复数个记忆单元、一感测负载单元、一参考知载单元、一控制电路及一比较器。其中各记忆单元可储存一位元资料并根据该位元资料提供一驱动电流;感测负载单元可根据该驱动电流及一驱动电压而产生一感测电压,参考负载单元则能根据该驱动电压而产生一参考电压。而控制电路则能控制该驱动电压的大小,以驱动该感测负载单元或该参考负载单元而将该感测电压或该参考电压维持于一定值,不随该驱动电流改变而改变。而该比较器则可比较该感测电压及该参考电压的大小,并据此判断记忆单元中储存的位元资料。
申请公布号 TW583677 申请公布日期 2004.04.11
申请号 TW091116642 申请日期 2002.07.25
申请人 力旺电子股份有限公司 发明人 蔡宏平;许佑铭
分类号 G11C16/26 主分类号 G11C16/26
代理机构 代理人 许锺迪 台北县永和市福和路三八九号五楼
主权项 1.一种记忆体,其包含有:至少一记忆单元,各记忆单元用来储存一位元资料,并可根据该位元资料提供一驱动电流,使得当该记忆单元储存之位元资料改变时,该记忆单元提供的驱动电流大小也随之改变;一感测负载单元,用来接收一记忆单元提供之驱动电流及一第一驱动电压,并根据该驱动电流及该第一驱动电压的大小而输出一感测电压,使得当该驱动电流或该第一驱动电压改变时,该感测电压也会随之改变;一参考负载单元,用来接收一第二驱动电压,并根据该第二驱动电压的大小产生一参考电压;一控制电路,用来改变该第一驱动电压的大小,使得当该驱动电流的大小改变时,该感测电压得以实质维持不变,而该控制电路另可根据该第一驱动电压产生该第二驱动电压,使得当该第一驱动电压改变时,该第二驱动电压也随之改变;以及一比较器,用来根据该感测电压及该参考电压的差异,判断该记忆单元中储存的位元资料。2.如申请专利范围第1项之记忆体,其中当该驱动电流增加时,该控制电路会增大该第一驱动电压以使该感测电压维持于一定値。3.如申请专利范围第1项之记忆体,其中该控制电路包含有:一电压产生器,用来产生一预设电压;一第二比较器,用来根据该感测电压及该预设电压间的电压差改变该第一驱动电压,使得该感测电压得以和该预设电压实质相等。4.如申请专利范围第3项之记忆体,其中该记忆体系偏压于一直流的偏压电压,而该电压产生器系一电压随耦器(voltagefollower),用来根据该偏压电压产生该预设电压。5.如申请专利范围第1项之记忆体,其中该控制电路产生之第二驱动电压系与该第一驱动电压实质相等。6.如申请专利范围第1项之记忆体,其中该感测负载单元中包含有一金氧半(MOS,Metal-Oxide-Semiconductor)电晶体,该电晶体之闸极电连于该控制电路以接收该第一驱动电压,该电晶体的汲极则电连于该记忆体的记忆单元,用来接收由各记忆单元提供的驱动电流。7.如申请专利范围第6项之记忆体,其中该电晶体的汲极另电连于该控制电路及该比较器,用来输出该感测电压。8.如申请专利范围第1项之记忆体,其中该参考负载单元包含有一金氧半电晶体,该电晶体之闸极电连于该控制电路,用来接收该第二驱动电压;而该电晶体之汲极则电连于该比较器,用来输出该参考电压。9.如申请专利范围第8项之记忆体,其另包含有一参考单元,用来产生一参考电流;而该参考负载单元中之电晶体,其汲极另电连于该参考单元,使该电晶体得由该参考电流来偏压。10.如申请专利范围第1项之记忆体,其中各记忆单元包含有一附有浮动闸极(floatinggate)的金氧半电晶体。11.一种记忆体,其包含有:至少一记忆单元,每一记忆单元用来储存一位元资料,并可根据该位元资料提供一驱动电流,使得当该记忆单元储存之位元资料改变时,该记忆单元提供的驱动电流大小也随之改变;一感测负载单元,用来接收一记忆单元提供之驱动电流及一第一驱动电压,并根据该驱动电流及该第一驱动电压的大小而输出一感测电压,使得当该驱动电流或该第一驱动电压改变时,该感测电压也会随之改变;一参考负载单元,用来接收一第二驱动电压,并根据该第二驱动电压的大小产生一参考电压,使得当该第二驱动电压改变时,该参考电压亦随之改变;一控制电路,用来控制该第二驱动电压的大小,使该参考电压得以维持于一定値;该控制电路另可根据该第二驱动电压的大小产生该第一驱动电压,使得在该第二驱动电压未改变的情况下,该第一驱动电压不会随该驱动电流大小改变而改变;以及一比较器,用来根据该感测电压及该参考电压的差异,判断该记忆单元中储存的位元资料。12.如申请专利范围第11项之记忆体,其中该控制电路包含有:一电压产生器,用来产生一预设电压;一第二比较器,用来根据该参考电压及该预设电压间的电压差改变该第二驱动电压,使得该参考电压得以和该预设电压实质相等。13.如申请专利范围第12项之记忆体,其中该记忆体系偏压于一直流的偏压电压,而该电压产生器系一电压随耦器(voltagefollower),用来根据该偏压电压产生该预设电压。14.如申请专利范围第11项之记忆体,其中该控制电路产生之第一驱动电压系与该第二驱动电压实质相等。15.如申请专利范围第11项之记忆体,其中该感测负载单元中包含有一金氧半(MOS,Metal-Oxide-Semiconductor)电晶体,该电晶体之闸极电连于该控制电路以接收该第一驱动电压,该电晶体的汲极则电连于该记忆体的记忆单元,用来接收由各记忆单元提供的驱动电流。16.如申请专利范围第11项之记忆体,其中该参考负载单元包含有一金氧半电晶体,该电晶体之闸极电连于该控制电路,用来接收该第二驱动电压;而该电晶体之汲极则电连于该比较器,用来输出该参考电压。17.如申请专利范围第16项之记忆体,其中该电晶体的汲极另电连于该控制电路,用来将该参考电压输出至该控制电路。18.如申请专利范围第17项之记忆体,其另包含有一参考单元,用来产生一参考电流;而该参考负载单元中之电晶体,其汲极另电连于该参考单元,使该电晶体得以由该参考电流来偏压。19.如申请专利范围第11项之记忆体,其中各记忆单元包含有一附有浮动闸极的金氧半电晶体。20.一种记忆体,其包含有:至少一记忆单元,每一记忆单元用来储存一位元资料,并可根据该位元资料提供一驱动电流,使得当该记忆单元储存之位元资料改变时,该记忆单元提供的驱动电流大小也随之改变;一感测负载单元,用来接收一记忆单元提供之驱动电流及一第一驱动电压,并根据该驱动电流及该第一驱动电压的大小而输出一感测电压,使得当该驱动电流或该第一驱动电压改变时,该感测电压也会随之改变;一参考负载单元,用来接收一第二驱动电压,并根据该第二驱动电压的大小产生一参考电压,使得当该第二驱动电压改变时,该参考电压亦随之改变;一控制电路,用来同步地控制该第一驱动电压及该第二驱动电压的大小,使得当该第一驱动电压改变时,该第二驱动电压亦随之改变;而当该第一驱动电压维持一定时,该第二驱动电压亦维持一定;以及一比较器,用来根据该感测电压及该参考电压的差异,判断该记忆单元中储存的位元资料。21.如申请专利范围第20项之记忆体,其中该控制电路系根据该感测电压来控制该第一驱动电压及该第二驱动电压,使得当该驱动电流大小改变时,该第一驱动电压及该第二驱动电压亦随之改变,以将该感测电压维持于一定値。22.如申请专利范围第21项之记忆体,其中该控制电路包含有:一电压产生器,用来产生一预设电压;一第二比较器,用来根据该感测电压及该预设电压间的电压差改变该第一驱动电压,使得该感测电压得以和该预设电压实质相等。23.如申请专利范围第22项之记忆体,其中该记忆体系偏压于一直流的偏压电压,而该电压产生器系一电压随耦器(voltagefollower),用来根据该偏压电压产生该预设电压。24.如申请专利范围第20项之记忆体,其中该控制电路系根据该参考电压来控制该第一驱动电压及该第二驱动电压,以将该参考电压维持于一定値。25.如申请专利范围第24项之记忆体,其中该控制电路包含有:一电压产生器,用来产生一预设电压;一差动放大器,用来根据该参考电压及该预设电压间的电压差改变该第二驱动电压,使得该参考电压得以和该预设电压实质相等。26.如申请专利范围第25项之记忆体,其中该记忆体系偏压于一直流的偏压电压,而该电压产生器系一电压随耦器(voltagefollower),用来根据该偏压电压产生该预设电压。27.如申请专利范围第20项之记忆体,其中该控制电路系使该第一驱动电压系与该第二驱动电压实质相等。28.如申请专利范围第20项之记忆体,其中该感测负载单元中包含有一金氧半(MOS,Metal-Oxide-Semiconductor)电晶体,该电晶体之闸极电连于该控制电路以接收该第一驱动电压,该电晶体的汲极则电连于该记忆体的记忆单元,用来接收由各记忆单元提供的驱动电流。29.如申请专利范围第28项之记忆体,其中该电晶体的汲极另电连于该比较器,用来输出该感测电压。30.如申请专利范围第20项之记忆体,其中该参考负载单元包含有一金氧半电晶体,该电晶体之闸极电连于该控制电路,用来接收该第二驱动电压;而该电晶体之汲极则电连于该比较器,用来输出该参考电压。31.如申请专利范围第30项之记忆体,其另包含有一参考单元,用来产生一参考电流;而该参考负载单元中之电晶体,其汲极另电连于该参考单元,使该电晶体得以由该参考电流来偏压。图式简单说明:图一为一习知快闪记忆体之电路示意图。图二为图一中负载单元之电流-电压关系示意图。图三为图一中记忆体较详细之电路示意图。图四为本发明中记忆体第一实施例之电路示意图。图五A、图五B为图四中相关负载单元之电流-电压曲线示意图。图六为本发明中记忆体第二实施例之电路示意图。图七为图六中相关负载单元之电流-电压曲线示意图。图八为图四中记忆体较详细之电路示意图。图九为本发明中记忆体第三实施例之电路示意图。图十为本发明中记忆体第四实施例之电路示意图。
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