| 主权项 |
1.一种半导体记忆体,其系包括:多数之内容可定址记忆体字组;多数连接至每一内容可定址记忆体字组之记忆体单元格;若干各包括N个内容可定址记忆体字组之记忆体字组区块;一已储存有多数可指示是否要激励每一记忆体字组区块之资讯样式的储存电路;一可在有一可用以指明上述储存电路内已储存之多数资讯样式中的一个预定样式之规范资讯输入的情况中依据一指定之样式来激励每一内容可定址记忆体字组区块的激励电路;和一在上述要被检索之资料正输入的情况中可用以指明一已储存有一与要自一组由上述激励电路所激励之内容可定址记忆体字组中检索出的资料相对应之资料的内容可定址记忆体字组之规范电路。2.如申请专利范围第1项之半导体记忆体,其中:每一内容可定址记忆体字组区块系包括:一可将要被检索之资料供应给每一记忆体单元格的驱动器;和一可用以放大一来自每一内容可定址记忆体字组的匹配信号之感测放大器;以及其激励电路仅会激励一预定之内容可定址记忆体字组区块内所包括的驱动器和感测放大器。3.如申请专利范围第2项之半导体记忆体,其中之驱动器和感测放大器,系与该内容可定址记忆体字组区块相邻。4.如申请专利范围第1项之半导体记忆体,其中:其储存电路内已储存之资讯中所包括的每一位元,系对应于每一内容可定址记忆体字组区块;以及其激励电路可依据其储存电路内已储存之资讯中所包括的每一位元之状态,来激励每一系内容可定址记忆体字组区块。5.如申请专利范围第1项之半导体记忆体,其中之激励样式,系依据要被检索之资料来加以决定。6.如申请专利范围第1项之半导体记忆体,其中之储存电路内已储存的多数资讯样式,可使多笔资料被写入区块内。7.如申请专利范围第1项之半导体记忆体,其中之规范资讯,系连同一检索指令一起输入。8.如申请专利范围第1项之半导体记忆体,其中之储存电路内已储存的资讯,系经由上述要被检索之资料所由输入的接脚输入。图式简单说明:第1图系一可用以说明本发明之基本运作的原理之视图;第2图系一可用以显示本发明之一实施例的结构之视图;第3图系一可用以显示第2图中所显示之实施例的更详细之结构的视图;第4图系一可用以显示第3图中所显示之虚线所包围的区域之明细结构的视图;第5图系一可用以显示第4图中所显示之虚线所包围的区域之明细结构的视图;第6图系一可用以显示一已储存有可用以指明一要被激励之记忆体字组区块的资讯之暂存器的结构之视图;第7图系一可用以显示一与一BE暂存器相关之电路的结构之视图;第8图系一可用以显示第7图中所显示之BE暂存器的明细结构之视图;第9图系一可用以显示第8图中所显示之BE暂存器中的某一位于行方向中而与BE0相关之部分的放大视图;第10图系一可用以显示第5图中所显示之输入缓冲记忆体的明细结构之视图;第11图系一可用以显示第5图中所显示之MSE产生器的明细结构之视图;第12图系一可用以显示第5图中所显示之SDE缓冲记忆体的明细结构之视图;第13图系一可用以显示第5图中所显示之S/D缓冲记忆体的明细结构之视图;第14图系一可用以显示第5图中所显示之MSE缓冲记忆体的明细结构之视图;第15图系一可用以显示第5图中所显示之MLSA缓冲记忆体的明细结构之视图;第16图系一可用以显示第5图中所显示之资料输入缓冲记忆体的明细结构之视图;第17图系一可用以说明其记忆体字组区块#12为一激励对象之情况中所执行的运作有关之时序图;第18图系一可用以说明其记忆体字组区块#12不为一激励对象之情况中所执行的运作有关之时序图;第19图系一可用以显示一传统式CAM内之单元格的结构之视图;第20图系一可用以说明第19图中所显示之单元格内的运作之真値表;第21图系一可用以显示一传统式记忆体字组的结构之视图;而第22图则系一可用以说明第21图中所显示之记忆体字组内的运作之时序图。 |
