非易失性存储器和半导体集成电路器件

摘要

存储单元阵列(10)包含多个存储单元(MC)和虚设存储单元(DMC)。列选择部(27)根据模式控制信号(MDS)切换对存储单元的存取控制。列选择部(27)在第1模式下选择1个存储单元列，将与1个选择存储单元连接的第1或第2位线(BL或BL#)以及与虚设存储单元连接的第1和第2基准数据线(DLr0、DLr1)同数据读出电路(60)进行连接。列选择部(27)在第2模式下将分别与存储互补的数据的成对的2个选择存储单元连接的第1和第2位线(BL和BL#)同数据读出电路(60)进行连接。

主权项

1.一种非易失性存储器，其特征在于，包括：在分别相应于2值的存储数据的电平的第1和第2状态下，数据读出时的通过电流发生变化的多个存储单元被配置成行列状的存储单元阵列；用于在上述多个存储单元的每一个存储1位数据的第1模式与上述多个存储单元中的每2个为一组的每一组存储1位数据的第2模式之间切换根据输入地址的对上述多个存储单元的存取的存取控制电路；从上述多个存储单元之中的被上述存取控制电路选择为存取对象的选择部分进行数据读出的数据读出电路；以及对上述多个存储单元之中的上述选择部分进行数据写入的数据写入电路。