| 主权项 |
1.一种半导体记忆装置,其包含有:记忆体阵列,含有行列状排列的多个记忆单元;及再新控制电路,为保持上述多个记忆单元内记忆的记忆资讯而周期性执行再新动作,上述再新控制电路包括:再新计时器,用以决定再新周期,且于每一上述再新周期产生再新信号;及再新位址产生电路,依上述再新信号顺序产生用以指定成为上述再新动作对象的记忆单元列之再新列位址,上述再新计时器包括:电压调整电路,响应温度的下降,使用差动放大电路调整输出电压;及震荡电路,接收上述电压调整电路的上述输出电压,产生响应上述输出电压之降低而周期增长的内部信号;及再新信号产生电路,基于上述内部信号产生上述再新信号。2.如申请专利范围第1项之半导体记忆装置,其中,上述电压调整电路若在温度低于指定値时,使上述输出电压恒定。3.如申请专利范围第2项之半导体记忆装置,其中,上述电压调整电路包括:基于具有第1温度特性的第1电阻的电阻値,输出第1电压的第1恒电流电路;基于较上述第1电阻所具之温度梯度大之具有正之第2温度特性的第2电阻的电阻値,输出第2电压的第2恒电流电路;将上述第2电压与上述第1电压比较,基于比较结果输出具有正之温度特性的第3电压的温度修正电路;及以适合上述再新周期之温度特性的方式变换上述第3电压,输出上述输出电压的偏向电压输出电路。4.如申请专利范围第3项之半导体记忆装置,其中,上述偏向电压输出电路,在温度低于上述指定値时,以对应上述再新周期之最大周期的最低电压,输出上述输出电压。5.如申请专利范围第3项之半导体记忆装置,其中,上述偏向电压输出电路,在有从外部设定再新周期时,输出对应上述设定之再新周期的输出电压。6.一种半导体记忆装置,其包含有:记忆体阵列,含有行列状排列的多个记忆单元;再新控制电路,为保持上述多个记忆单元内记忆的记忆资讯而周期性执行再新动作;测定电路,于再新周期测定模式时,响应该半导体记忆装置所指示的第1指令产生测定信号;及输出电路,向外部输出上述测定信号,上述再新控制电路包括:再新计时器,用以决定再新周期,且于每一上述再新周期产生再新信号;及再新位址产生电路,依上述再新信号顺序产生用以指定成为上述再新动作对象的记忆单元列之再新列位址,上述再新计时器,系于再新周期测定模式时,响应该半导体记忆装置所指示的第2指令,开始进行用以产生再新信号用之计数,上述测定电路,系接收基于上述第2指令而于上述再新周期后藉由上述再新计时器所产生的上述再新信号,于接收上述第1指令之前接收上述再新信号时,以第1逻辑位准向上述输出电路输出上述测定信号,于接收上述第1指令之前未接收上述再新信号时,以第2逻缉位准向上述输出电路输出上述测定信号。7.如申请专利范围第6项之半导体记忆装置,其中,上述测定电路包括,测定信号产生电路及测定信号输出电路,上述测定信号产生电路,系将被闩锁后之接收自上述再新计时器的上述再新信号的监视信号,输入上述测定信号输出电路,上述测定信号输出电路,系响应上述第1指令,以对应上述监视信号之逻辑位准的逻辑位准将上述测定信号输入上述输出电路。图式简单说明:图1为显示本发明之实施形态1之半导体记忆装置的整体结构的概略方块图。图2为功能性说明图1所示再新计时器用的功能方块图。图3为功能性说明图2所示电压调整电路用的功能方块图。图4为显示图3所示恒电流电路的结构的电路图。图5为显示图3所示温度修正电路的结构的电路图。图6为显示图3所示偏向电压输出电路的结构的电路图。图7为显示图2所示环形震荡器的结构的电路图。图8为显示藉由再新计时器所决定的再新周期的温度的图。图9为显示偏向电压输出电路之其他结构的电路图。图10为显示本发明之实施形态2之半导体记忆装置的整体结构的概略方块图。图11为显示图10所示控制电路内所含之生成自我再新活化信号的信号生成电路的结构的电路图。图12为显示图10所示输出入控制电路所含之PHY_MONI信号产生电路的结构的电路图。图13为显示图10所示输出入控制电路所含之DB输出电路的结构的电路图。图14为显示自我再新周期测定时之主要信号的波形的第1时间流程图。图15为显示自我再新周期测定时之主要信号的波形的第2时间流程图。 |
