半导体积体电路

摘要

〔课题〕提供一种半导体积体电路，具有基本集合元件能够使得于晶圆步骤后所完成之闸极图案(闸极形状)保持均一之值。〔解决手段〕形成p型之活性区域1及n型之活性区域2于半导体基板上(未显示)。接着，形成三条闸极配线3、4及5于此p型之活性区域1及n型之活性区域2上，于p型之活性区域1，形成用以设置接触窗6与7之突出部于与n型之活性区域2相对之侧之相反之侧(图中p型之活性区域1之上侧)。此形成于突出部之接触窗6系形成于闸极配线3及闸极配线4之间。此外，形成于突出部之接触窗7系形成于闸极配线4及闸极配线5之间。伍、(一)、本案代表图为：第1图(二)、本案代表图之元件代表符号简单说明：1~p型之活性区域；2~n型之活性区域；3~闸极配线；4~闸极配线；5~闸极配线；6~接触窗；7~接触窗。

主权项

1.一种半导体积体电路,包括:第一活性区域及第二活性区域,形成于半导体基板上;复数闸极配线,通过上述第一活性区域及上述第二活性区域而延伸于既定方向上,且至少于上述第一活性区域上及上述第二活性区域上以均一之间隔而形成;突出部,于上述第一活性区域及上述第二活性区域中之至少一个区域突出于上述既定方向;及电路元件资料库(cell base)方式之基本集合元件,更包括有形成于上述突出部上之接触窗。2.如申请专利范围第1项所述之半导体积体电路,其中,上述突出部之宽度较夹住上述第一活性区域上及上述第二活性区域上之突出部之上述复数闸极配线间之宽度为大。3.如申请专利范围第1项所述之半导体积体电路,其中,上述突出部设置于上述第一活性区域及上述第二活性区域中之一个区域,且上述一个之活性区域之上述突出部设置于与另一活性区域相对之侧之相反之侧。4.如申请专利范围第1项所述之半导体积体电路,其中,上述突出部设置于上述第一活性区域及上述第二活性区域中之一个区域,且上述一个之活性区域之上述突出部设置于与另一活性区域相对之侧。5.如申请专利范围第1项所述之半导体积体电路,其中,上述突出部设置于上述第一活性区域及上述第二活性区域中之一个区域,且上述一个之活性区域之上述突出部设置于与另一活性区域相对之侧以及于与另一活性区域相对之侧之相反之侧。6.如申请专利范围第3.4或5项所述之半导体积体电路,其中,上述突出部亦可设置于上述第一活性区域及上述第二活性区域中之另一区域,且上述形成于另一活性区域之突出部设置于与上述一个之活性区域相对之侧之相反之侧。7.如申请专利范围第3.4或5项所述之半导体积体电路,其中,上述突出部亦可设置于上述第一活性区域及上述第二活性区域中之另一区域,且上述形成于另一活性区域之突出部设置于与上述一个之活性区域相对之侧。8.如申请专利范围第3.4或5项所述之半导体积体电路,其中,上述突出部亦可设置于上述第一活性区域及上述第二活性区域中之另一区域,且上述形成于另一活性区域之突出部设置于与上述一个之活性区域相对之侧以及于与上述一个之活性区域相对之侧之相反之侧。9.如申请专利范围第2项所述之半导体积体电路,其中,上述复数闸极配线绕过上述突出部。图式简单说明:第1图系表示本发明之第一实施例中之半导体积体电路之基本集合元件之平面图;第2图系表示本发明之第一实施例之变形例中之半导体积体电路之基本集合元件之平面图;第3图系表示本发明之第一实施例之变形例中之半导体积体电路之基本集合元件之平面图;第4图系表示本发明之第二实施例中之半导体积体电路之基本集合元件之平面图;第5图系表示本发明之第二实施例之变形例中之半导体积体电路之基本集合元件之平面图;第6图系表示本发明之第二实施例之变形例中之半导体积体电路之基本集合元件之平面图;第7图系表示本发明之第三实施例中之半导体积体电路之基本集合元件之平面图;第8图系表示本发明之第三实施例之变形例中之半导体积体电路之基本集合元件之平面图;第9图系表示本发明之第三实施例之变形例中之半导体积体电路之基本集合元件之平面图;第10图系表示本发明之第三实施例之变形例中之半导体积体电路之基本集合元件之平面图;第11图系表示本发明之第三实施例之变形例中之半导体积体电路之基本集合元件之平面图;第12图系表示本发明之第三实施例之变形例中之半导体积体电路之基本集合元件之平面图;第13图系表示本发明之第三实施例之变形例中之半导体积体电路之基本集合元件之平面图;第14图系表示本发明之第三实施例之变形例中之半导体积体电路之基本集合元件之平面图;第15图系表示本发明之第三实施例之变形例中之半导体积体电路之基本集合元件之平面图;第16图系表示习知技术中之闸极阵列之半导体积体电路之基本集合元件之平面图;第17图系表示习知技术中之电路元件资料库(cellbase)方式之半导体积体电路之基本集合元件之平面图;及第18图系表示习知技术中之电路元件资料库方式之半导体积体电路之基本集合元件之平面图。