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1.一种用以测试多数待测积体电路装置(DUT)之系统 ,包含: 一测试器,其具有至少一组测试器输入/输出(I/O)线 ,该测试器提供资料値,用以测试于该组测试I/O线 上之一DUT,及 电路,连接至至少一组测试器I/O线,以由该测试器 接收资料値并提供错误値给该测试器,其中 该电路将资料値送给每一DUT,及 该电路于读取位置后,执行于不同DUT中相关位址之 两位置之値间之第一比较,并反应以产生错误値以 代表该第一比较。2.如申请专利范围第1项所述之 系统,其中该电路更执行于相同DUT中之不同位置之 値间之第二比较,以产生其他错误値,来代表第二 比较。3.如申请专利范围第1项所述之系统,其中DUT 为记忆体装置,及其中若有的话,错误値代表于一 预定位址之每一DUT中之一位址之一或多数位元中 之一错误,而未指明该位址之特定位元。4.如申请 专利范围第1项所述之系统,其中该电路提供多数 错误位元于该I/O线上,若有的话,每一错误位元代 表于一个别DUT上之一错误。5.如申请专利范围第1 项所述之系统,更包含: 一探针组件,具有一通道,用以与测试器通讯,该通 道系连接至该组测试器I/O线,及多数探针元件,具 有一端用以接触DUT之多数信号位置,及另一端连接 至该电路,该电路系为探针组件之一部份并连接至 该通道。6.一种探针组件,包含: 一通道,用以与一测试器通讯,该测试器提供资料 値,用以经由该通道测试一待测装置(DUT); 多数探针元件,用以接触一或多数待测装置(DUT)之 多数信号位置;及 测试器DUT界面电路,连接于该通道及探针元件间, 以由该测试器接收资料,并提供错误値给该测试器 ,其中 该测试器DUT界面电路,经由该探针元件传送该等资 料値给每一DUT,该电路执行于不同DUT内具有相对位 址之两位置値间之第一比较,于由该等位址读取后 ,及反应以产生错误値以表示第一比较。7.如申请 专利范围第6项所述之探针组件,其中该测试器DUT 界面电路更包含于相同DUT之两不同位址之値间执 行第二比较,以产生其他错误値表示第二比较。8. 一种界面电路,用以测试多数待测装置(DUT)包含: 接收机构,用以接收一资料値及一相关位址作为测 试序向之一部份; 写入机构,用以写入多份资料于多数相关位址上; 读取机构,用以由多数相关位址读取多数读取资料 値;及 执行机构,用以于两多数读取値间执行第一比较, 若有的话,产生一代表于两读取资料値间之差之错 误値。9.如申请专利范围第8项所述之界面电路,更 包含: 执行机构,用以执行于相同DUT中之两不同位置之値 的第二比较,以产生代表第二比较之其他错误値。 10.一种用以测试多数待测装置(DUT)之界面电路,包 含: 通道埠,用以接收一资料値及一相关位址,作为一 测试序向之一部份; 多数DUT埠,每一埠系由个别DUT读取资料値,并写入 资料値至该个别DUT;及 第一逻辑电路连接至该DUT埠,用以对读取自不同 DUT位址之相关位址之位置之两个多数资料値之两 个或多个相关位元执行一互斥或闸运算。11.如申 请专利范围第10项所述之界面电路,更包含: 一位址映图器,连接至该通道埠,用以反应于映图 该相关位址而产生该相关位址。12.如申请专利范 围第10项所述之界面电路,更包含: 第二逻辑电路连接至该DUT埠,用以执行相关于多数 DUT之多数个XOR运算,每一XOR运算系执行于由分开DUT 位置所读取之相同资料値之两或多数相关位元之 间。13.如申请专利范围第12项所述之界面电路,更 包含: 逻辑电路连接至该第一及第二逻辑,用以反应于第 一XOR运算及第二XOR运算之结果间之执行一或闸运 算而产生一错误値,若有的话,该错误値表示由每 一DUT读取之相关位元组中之错误。14.一种用以测 试多数待测装置(DUT)之方法,包含: 接收一资料値及一相关位址作为由一测试器之单 一通道之测试序向之一部份; 写入多份资料値,于多数DUT之多数相关位址中; 由该DUT之多数相关位址中读取多数读取资料値;及 于呈对多数读取资料値中执行第一比较,以产生代 表于呈对读取资料値间之差。15.一种积体电路测 试系统,包含: 一测试器,具有至少一组测试器输入/输出(I/O)线, 测试器使用每一组线,以写入资料値至一个别之待 测装置;及 一接点组件,具有两或更多组元件,每一组元件接 触一个别待测装置(DUT)之多数信号位置,该接点组 件更包含电路,具有输入连接至一组测试I/O线及一 输出连接至该两或更多组元件,以提供该资料値至 每一组元件, 该电路更架构以反应于由该测试器上之该组I/O线 接收一读取,而由每一DUT读取一读取资料値,并比 较由一DUT之读取资料値与来自另一DUT之读取资料 値,以决定于一DUT或两DUT中之错误,并送出一表示 错误之错误値给在该组测试器I/O线上之测试器。 16.如申请专利范围第15项所述之积体电路测试系 统,其中该测试器系架构以测试一为记忆体装置之 个别装置。17.如申请专利范围第15项所述之积体 电路测试系统,其中该资料値系为每一组之一或多 数资料线所承载及该错误値系为用以承载该写入 资料値之一或多数资料线所承载。18.如申请专利 范围第17项所述之积体电路测试系统,其中该错误 値之每一位元系被承载于该一或多数资料线之个 别一线上,每一DUT之错误状态系为该错误値之一个 别位元所代表。19.如申请专利范围第17项所述之 积体电路测试系统,其中该接点组件更架构以接触 每一DUT成为一封装半导体积体电路(IC)装置的一部 份。20.如申请专利范围第17项所述之积体电路测 试系统,其中该错误値系为用以承载写入资料値之 一或多数资料线所承载给测试器。21.如申请专利 范围第17项所述之积体电路测试系统,其中该电路 更比较由一DUT之一位置读取一读取资料値与由同 一DUT之另一位置来之一读取资料値,以决定于同一 DUT中之进一步错误,并送出代表该进一步错误之进 一步错误値给该测试器上之该组测试器I/O线。22. 一种接点组件,包含: 两或更多组第一元件,每一组元件系接触一个别待 测装置(DUT)之多数信号位置;及 第一电路,具有一输入予以连接至一测试器之一组 I/O线及一输出连接至两或更多组元件,以提供由该 测试器之该组I/O线所接收之一写入资料値至每一 组元件上, 该电路更架构以反应于由测试器之该组I/O线上之 读取,由每一DUT读取一读取资料値,并比较一来自 一DUT之读取资料値与来自另一DUT之値,以决定于一 DUT或两DUT中之错误,及送出一表示该错误的错误値 ,给在该组测试器I/O线的测试器。23.如申请专利范 围第22项所述之接点组件,其中该写入资料値系为 该组I/O线之一或更多资料线所承载,及该错误値系 为用以承载该写入资料値之一或更多资料线所承 载。24.如申请专利范围第23项所述之接点组件,更 包含: 两或更多组第二元件,每一组第二元件接触一个别 待测装置(DUT)之多数信号位置;及 第二电路,具有一输入予以连接至该测试器之另一 组I/O线,及一输出连接至两组或更多组之第二元件 ,以提供一由测试器接收并为该另一组I/O线所承载 之一写入资料値于每一组第二元件上, 该第二电路更被架构以反应于由测试器之另一组I /O线接收一读取,而由为第二元件所接触之每一DUT 上读取一读取资料値,并比较来自一DUT之读取资料 値与来自另一DUT之读取资料値,以决定于为第二元 件所接触之一DUT或两DUT中之错误,并送出代表错误 的第二错误値给测试器之另一组I/O线。25.如申请 专利范围第24项所述之接点组件,其中该第一及第 二电路系形成为个别之特殊功能积体电路(ASIC)。 26.如申请专利范围第24项所述之接点组件,其中该 第二错误値系予以为在该另一组I/O线中之用以承 载写入资料値之该一或更多资料线所承载。27.如 申请专利范围第24项所述之接点组件,其中该电路 更比较来自一DUT中之位置的一读取资料値与来自 同一DUT之另一位置的读取资料値,以决定于同一DUT 中之另一错误,并送出一代表该另一错误之错误値 ,给该测试器的该组测试I/O线上。28.一种界面电路 ,被使用于当被连接于一积体电路测试器及两或更 多待测装置(DUT)间时,该界面电路包含: 一输入,予以连接至该测试器之一组I/O线,并由该 测试器接收一写入资料値; 一输出,予以连接至两或更多组元件,其中每一组 元件系接触一个别待测装置(DUT)之多数信号位置, 以提供该写入资料値给每一组元件;及 比较电路,用以比较反应于由测试器接收之读取之 读取自一DUT之资料値与由另一DUT读取之资料値,以 决定于一DUT或两DUT之错误, 其中该电路系送出一表示该错误之错误値给在测 试器上之该组测试器I/O线。29.如申请专利范围第 28项所述之界面电路,其中该输入系经由该组I/O线 的一或更多资料线来接收写入资料値,及,该错误 値系为用以承载写入资料値之一或更多资料线,以 被承载至测试器。30.如申请专利范围第29项所述 之界面电路,其中该电路更包含比较来自一DUT之一 位置的一读取资料値与来自同一DUT之另一位置的 一读取资料値,以决定于同一DUT之进一步错误,并 送出一代表该进一步错误的另一错误値给该测试 器的该组测试I/O线。31.如申请专利范围第29项所 述之界面电路,其中该读取资料値及该错误値均未 超出M位元长,及该组I/O线之资料线系为M位元宽,及 该比较电路提供在两或更多DUT之位置中之错误有 关之错误値资讯,每一个可以储存至多M位元长之 资料値。32.如申请专利范围第29项所述之界面电 路,其中该错误値并未指出于DUT中之错误的确实位 元位置。33.一种测试多数待测装置(DUT)之方法,包 含步骤: 由一测试器经由一组测试I/O线,接收一写入资料値 ,该测试器使用该组测试I/O线,以写入一资料値至 予以测试之单一装置; 提供该写入资料値给每一组元件,其中每一组元件 系接触一个别DUT之多数信号位置; 反应于来自测试器之读取,由每一DUT接收一资料値 ; 比较来自一DUT之读取资料値与来自另一DUT之一读 取资料値,以决定于一DUT或两DUT中之错误;及 送出一代表该错误的错误値给在该测试器上之该 组测试I/O线。34.如申请专利范围第33项所述之方 法,其中上述之写入资料値系经由该组测试I/O线的 一或多数资料线接收,以及,其中该错误値系为该 组I/O线之一或多数资料线所承载。35.如申请专利 范围第34项所述之方法,其中该读取资料値及该错 误値均未超出M位元长,及该组I/O线之资料线系为M 位元宽,及该错误値包含有关于在两或更多DUT之位 置中之可能错误有关之资讯,每一个可以储存至多 M位元长之资料値。36.如申请专利范围第34项所述 之方法,其中该错误値并未包含于DUT中之错误的明 确位元位置。图式简单说明: 第1图为一先前技艺之测试IC装置的系统,于每一通 道之测试器上具有一DUT。 第2图为一依据本发明之一实施例之一传统测器之 每一通道所同时测试若干DUT之系统方块图。 第3图为依据本发明之一实施例之界面电路之方块 图。 第4图为同时使用依据本发明一实施例之系统的单 一通道,测试16个DUT之通DUT界面电路方块图。 第5图为使用由一依据本发明之实施例之测试器所 接收到之期待资料,以测试IC装置之系统之操作流 程图。 第6图为未由该测试器接收期待资料的测试装置之 流程图。 第7图为测试一16位元字元记忆体之传统技术。 第8图为依据本发明之另一实施例,以使用DUT间比 较法,有关于16位元宽通道上之四DUT之提供错误値 之技术。 第9a及9b图为依据本发明之另一实施例,使用字元 内比较法及DUT间比较法之组合的测试四个DUT技术 。 第10图为依据本发明之另一实施例之探针卡。 |
