| 摘要 |
Se describe una disposición de chip para la reducción de los efectos piezoeléctricos en al menos un componente (3) eléctrico sensible a efectos piezoeléctricos dispuesto en una capa (2) activa de material semiconductor, al mismo tiempo, que esta capa (2) activa de material semiconductor comprende al menos una primera zona (2a) con el componente (3) eléctrico sensible a efectos piezoeléctricos y una segunda zona (2b) con una cantidad de contactos (6) para el contactado eléctrico, que se caracteriza porque esta capa (2) activa de material semiconductor está unida en la zona (2b) de los contactos (6) por medio de un material eléctrico de contacto mecánicamente y eléctricamente y/o térmicamente con un substrato (5), al mismo tiempo, que la zona (2a) con el componente (3) sensible a efectos piezoeléctricos está distanciada del substrato (5) y queda además libre de este material eléctrico de contacto. |
